交流伺服绝对值编码器位置反馈脉冲分频输出方法及电路

摘要

交流伺服绝对值编码器位置反馈脉冲分频输出方法，若上位装置一个位置采样周期内期望输出脉冲数DIV_NUM≤溢出门限寄存器DIV_REG的值，则每来一个CLK脉冲，就对DIV_NUM累加一次，再比较累加和寄存器DIV_BUF和DIV_REG的数值，DIV_BUF≥DIV_REG的值时，比较器溢出一次，分频信号发生器输出的分频信号A、B改变一次状态，然后从DIV_BUF中减去DIV_REG的数值，余数放在DIV_BUF中；当CLK的个数等于DIV_REG的数值时，比较器溢出次数就等于DIV_NUM的值，A、B状态改变的次数等于DIV_NUM的值。实现上述方法的电路，DIV_BUF的输入端分别连接CLK、DIV_NUM、DIV_REG以及比较器的输出；DIV_BUF的输出和DIV_REG连接比较器的两个输入；比较器的输出端和控制输出分频脉冲相位超前滞后的方向信号连接分频脉冲发生器的两个输入，该发生器输出有一定相位差的A、B。

主权项

一种交流伺服绝对值编码器位置反馈脉冲分频输出方法，其特征是包括步骤：首先由公式XQM＝(XM*XQ)/XS，计算得到一个采样周期T内期望输出的脉冲数的最大值XQM；式中，T是上位装置根据自己的绝对值编码器采样周期、XQ是期望的电机每转输出脉冲数、XS是绝对值编码器实际每转脉冲数、XM是一个采样周期T内实际最大增量脉冲数；再由DIV_REG≥XQM，根据XQM得到溢出门限寄存器DIV_REG的最小值；然后由fclk＝DIV_REG/T，得到CLK时钟的频率fclk；如果上位装置一个位置采样周期内期望输出的脉冲数不大于溢出门限寄存器DIV_REG的值，就可以得到正确的两路脉冲分频输出，即每来一个CLK脉冲，就对一个采样周期T内期望输出的脉冲数DIV_NUM进行一次累加，然后比较累加和寄存器DIV_BUF和DIV_REG的数值，当DIV_BUF≥DIV_REG的数值时，比较器就溢出一次，分频信号发生器输出的分频信号A、B就改变一次状态，然后从DIV_BUF中减去DIV_REG的数值，余数放在累加和寄存器DIV_BUF中；当时钟脉冲CLK的个数等于DIV_REG的数值时，比较器溢出次数就等于DIV_NUM的值，A、B信号也发生状态改变的次数也就等于DIV_NUM的值。