多路自适应泛速率码速调整装置

摘要

本实用新型公开一种多路自适应泛速率码速调整装置，包括支路数据的时钟提取模块，所述支路数据的时钟提取模块包括转码器、鉴相器、最窄脉冲检测器和动态分频器；其中转码器经鉴相器与最窄脉冲检测器相连，最窄脉冲检测器连接动态分频器；鉴相器和动态分频器的时钟控制端连接高频时钟的输出端；基于开环结构，充分利用支路数据码元跳变边沿所携带的时钟信息，采用最窄脉冲检测、实时鉴相和动态分频技术进行时钟提取，实时鉴相和选择替换相结合进行设计；既实现了时钟的精确快速提取，又保留了锁相环的自我调节性，同时能够更节省系统资源。

主权项

多路自适应泛速率码速调整装置，包括支路数据的时钟提取模块，其特征在于，所述支路数据的时钟提取模块包括转码器、鉴相器、最窄脉冲检测器和动态分频器；其中转码器经鉴相器与最窄脉冲检测器相连，最窄脉冲检测器连接动态分频器；鉴相器和动态分频器的时钟控制端连接高频时钟的输出端；转码器将输入的支路数据中的归零码元进行过零提取，整形为不归零码元；鉴相器将转码器输出的不归零码元输入到鉴相器中的两个相连的移位寄存器；两移位寄存器在高频时钟的驱动下，输出相位相差一个高频时钟周期大小的数据码流，上述两路数据码流经过逻辑运算，鉴别出码元的上升沿和下降沿；当输入的数据码流有上升沿或下降沿时，鉴相器中的边沿检测电路输出一个宽度为一个高速时钟周期的脉冲；最窄脉冲检测器将鉴相器输出的脉冲的跳变沿作为闸门信号去控制高频时钟驱动的计数器的计数，先保存两跳变沿之间的计数值到计数寄存器中，后续计数值与计数寄存器中的计数器值进行比较，保存较小的计数值；动态分频器将计数寄存器中的计数值送入分频器，作为对本地高频时钟的分频系数，分频器输出的时钟频率即为支路数据的时钟频率。