| 发明名称 | 半导体器件逻辑电路 | ||
| 摘要 | 本发明公开了一种半导体器件逻辑电路，其中的半导体器件的结构之中，栅极沟道层中与源极和漏极中的主要带电离子为相同型态。栅极沟道层与两侧的源极和漏极之间的隔离无需依靠PN节，可以更加有效的利用外加运作电压的电场效应，使用范围更广的掺杂离子浓度与介电质层厚度；在降低电压的同时，能达到所需的饱和电流，适用于制作更小与密度更高的半导体器件逻辑电路。 | ||
| 申请公布号 | CN101312193B | 申请公布日期 | 2011.07.13 |
| 申请号 | CN200710040972.3 | 申请日期 | 2007.05.21 |
| 申请人 | 中芯国际集成电路制造(上海)有限公司 | 发明人 | 王津洲 |
| 分类号 | H01L27/092(2006.01)I;H01L29/78(2006.01)I | 主分类号 | H01L27/092(2006.01)I |
| 代理机构 | 北京集佳知识产权代理有限公司 11227 | 代理人 | 李文红 |
| 主权项 | 一种半导体器件逻辑电路，包括并联的第一PMOS器件(10)和第二PMOS器件(20)，以及串联的第一NMOS器件(30)和第二NMOS器件(40)；所述第一PMOS器件(10)的源极(12)与所述第二PMOS器件(20)的源极(22)相连并接至高电位端(37)，所述第一PMOS器件(10)的漏极(13)与所述第二PMOS器件(20)的漏极(23)相连后接至输出端(36)；所述第一NMOS器件(30)的漏极(32)接输出端(36)，源极(33)与所述第二NMOS器件(40)的漏极(42)相连，所述第二NMOS器件(40)的源极(43)接低电位端(38)；所述第一PMOS器件(10)的栅极(11)与所述第二NMOS器件(40)的栅极(41)相连后接输入端(34)，所述第二PMOS器件(20)的栅极(21)与所述第一NMOS器件(30)的栅极(31)相连后接输入端(35)，其特征在于：所述第一PMOS器件(10)和第二PMOS器件(20)的栅极沟道层中与源极和漏极中的主要带电离子为相同型态；所述第一NMOS器件(30)和第二NMOS器件(40)的栅极沟道层中与源极和漏极中的主要带电离子为相同型态；其中，第一PMOS器件(10)和第二PMOS器件(20)、第一NMOS器件(30)和第二NMOS器件(40)的衬底为硅，所述栅极沟道层中离子掺杂的浓度为1E14到1E15/cm3，所述源极和漏极中离子掺杂浓度为1E19到4E21/cm3，在无外加电压热平衡状态下，栅极沟道层与两侧的源极和漏极之间形成电位差小于0.55伏特的势垒，低于半导体的能带间隙的一半。 | ||
| 地址 | 201203 上海市浦东新区张江路18号 | ||