| 主权项 |
一种用于计时架构的晶片，包含：双向时脉埠，可以静态地被配置为接收或传送用于两个或更多晶片的时脉信号；时脉树，可操作以接收来自该双向时脉埠和参考时脉埠的时脉信号；以及开关装置，可操作以提供该时脉树来自该双向时脉埠和来自该参考时脉埠的时脉信号之其中之一。如申请专利范围第1项所述之晶片，更包含：第一埠，以接收资料；以及第二埠，经由该第二埠上的资料发送器以转发来自该第一埠之一部分被接收之资料。如申请专利范围第1项所述之晶片，更包含：输入/输出(I/O)埠，其提供用于组态资讯的介面，以组态该开关装置。如申请专利范围第3项所述之晶片，其中该I/O埠包含边带I/O埠。如申请专利范围第1项所述之晶片，更包含：组态装置，可以选择性地启动耦接于该双向时脉埠的接收器。如申请专利范围第1项所述之晶片，更包含：组态装置，可操作以选择性地使耦接于该双向时脉埠的发送器失效。如申请专利范围第1项所述之晶片，更包含：具有资料发送器之第三埠，其被该时脉信号所计时。如申请专利范围第1项所述之晶片，更包含：记忆体阵列。如申请专利范围第1项所述之晶片，其中该双向时脉埠系为差动双向时脉埠。如申请专利范围第1项所述之晶片，其中该两个或更多晶片包含两个或更多记忆体装置。如申请专利范围第10项所述之晶片，其中该两个或更多记忆体装置包含两个或更多动态随机存取记忆体(DRAM)装置。如申请专利范围第1项所述之晶片，其中该时脉信号系为参考时脉信号。如申请专利范围第12项所述之晶片，其中该参考时脉信号系为源同步时脉信号。如申请专利范围第9项所述之晶片，其中该差动双向时脉埠包含耦接于差动发送器和差动接收器之两个埠。一种用于计时架构的记忆体系统，包含：第一记忆体装置，其包含第一双向时脉埠，可以被配置为传送参考时脉信号至另一记忆体装置；以及第二记忆体装置，其耦接于该第一记忆体装置，且包含第二双向时脉埠，其可以静态地被配置为接收来自该第一记忆体装置的该参考时脉信号，其中该第一和该第二记忆体装置具有：时脉树，可操作以接收来自该个别双向时脉埠和来自个别参考时脉埠的时脉信号；以及开关装置，可操作以提供该时脉树来自该个别双向时脉埠和来自该个别参考时脉埠的时脉信号之其中之一。如申请专利范围第15项所述之用于计时架构的记忆体系统，其中该第一记忆体装置更包含：第一埠，以接收资料；以及第二埠，以转发一部分来自该第一埠之被接收之资料至该第二埠上的发送器。如申请专利范围第16项所述之记忆体系统，其中该第一记忆体装置更包含：具有发送器之第三埠，其被该参考时脉信号所计时。如申请专利范围第15项所述之记忆体系统，其中该第一记忆体装置更包含：组态介面，以接收组态资讯。如申请专利范围第15项所述之记忆体系统，其中该第一记忆体装置和该第二记忆体装置系为动态随机存取记忆体(DRAM)装置。如申请专利范围第19项所述之记忆体系统，更包含：记忆体模组，其中该第一DRAM和该第二DRAM系被安装于该记忆体模组上。一种用于计时架构的方法，包含：在主要晶片上接收参考时脉信号；经由第一双向时脉埠从该主要晶片传送该参考时脉信号至辅助晶片，其中该第一双向时脉埠静态地被配置为传送该参考时脉信号；以及在该辅助晶片的第二双向时脉埠上接收该参考时脉信号，其中该第二双向时脉埠静态地被配置为接收来自该主要晶片的该参考时脉信号；其中该主要晶片和该辅助晶片具有：时脉树，可操作以来接收来自该个别双向时脉埠和来自个别参考时脉埠的时脉信号；以及开关装置，可操作以提供该时脉树来自该个别双向时脉埠和来自该个别参考时脉埠的时脉信号之其中之一。如申请专利范围第21项所述之用于计时架构的方法，更包含：由该辅助晶片上的发送器传送来自该辅助晶片的资料至该主要晶片，其中该发送器被该参考时脉信号所计时。如申请专利范围第21项所述之用于计时架构的方法，其中该主要晶片包含：在第一埠上接收资料；以及在第二埠上经由该第二埠上的发送器转发来自该第一埠上之一部分被接收之资料。如申请专利范围第21项所述之用于计时架构的方法，其中该主要晶片和该辅助晶片分别包含主要记忆体装置和辅助记忆体装置。 |
