| 主权项 |
一种半导体封装堆叠装置，包含：一第一半导体封装件，其系包含一第一基板、一第一晶片以及复数个上层凸块，其中该些上层凸块与该第一晶片系设置于该第一基板之一上表面；一第二半导体封装件，其系包含一第二基板、一第二晶片以及复数个下层凸块，其中该些下层凸块系设置于该第二基板之一下表面，该第二晶片系设置于该第二基板之一上表面；以及复数个焊料，其系接合该些上层凸块与该些下层凸块；其中，该第二半导体封装件系叠设在该第一半导体封装件之上，并使该些下层凸块对准于该些上层凸块，以利均匀焊接；其中，该些焊料系具有一H形焊接截面以在该些上层凸块与该些下层凸块之间形成一焊接间隙，该焊接间隙系小于该些上层凸块与该些下层凸块之任一凸块高度。如申请专利范围第1项所述之半导体封装堆叠装置，其中该第一半导体封装件更包含复数个第二下层凸块，该些第二下层凸块系设置于该第一基板之一下表面。如申请专利范围第2项所述之半导体封装堆叠装置，另包含第二焊料，其系包覆该些第二下层凸块。如申请专利范围第1项所述之半导体封装堆叠装置，其中该第二半导体封装件更包含复数个第二上层凸块，该些第二上层凸块系设置于该第二基板之一上表面。如申请专利范围第1项所述之半导体封装堆叠装置，其中该第一半导体封装件更包含复数个第一焊线，该第一基板系具有一第一槽孔，该些第一焊线系通过该第一槽孔而电性连接该第一晶片与该第一基板。如申请专利范围第5项所述之半导体封装堆叠装置，其中该第一半导体封装件更包含一第一封胶体，其系形成于该第一槽孔，以密封该些第一焊线。如申请专利范围第6项所述之半导体封装堆叠装置，其中该第一封胶体系不覆盖该第一晶片。如申请专利范围第6项所述之半导体封装堆叠装置，其中该第二半导体封装件系实质相同于该第一半导体封装件，而包含有复数个第二焊线与一第二封胶体。如申请专利范围第1项所述之半导体封装堆叠装置，其中该些下层凸块与该些上层凸块系具有相同尺寸与外形。如申请专利范围第1项所述之半导体封装堆叠装置，其中该些下层凸块与该些上层凸块系具有半锥形截面。如申请专利范围第1项所述之半导体封装堆叠装置，其中该些下层凸块与该些上层凸块系为铜柱。如申请专利范围第1项所述之半导体封装堆叠装置，其中该第二半导体封装件系具有复数个虚置凸块，其系设于该第二基板之下表面，并位于该第一半导体封装件之该第一晶片上方，以供散热。如申请专利范围第12项所述之半导体封装堆叠装置，其中该些虚置凸块系接触该第一晶片之背面。如申请专利范围第1至13项中任一项所述之半导体封装堆叠装置，其中该H形焊接截面之端部系焊接在该第一基板之该上表面之垫周边与焊接在该第二基板之该下表面之垫周边，以完全包覆该些上层凸块与该些下层凸块。如申请专利范围第1项所述之半导体封装堆叠装置，其中该些焊料系为无铅焊剂。一种半导体封装堆叠装置，包含复数个相互堆叠之半导体封装件，每一半导体封装件系包含一基板、一晶片、复数个下层凸块以及复数个上层凸块，其中该些下层凸块系设置于该基板之一下表面，该些上层凸块与该晶片系设置于该基板之一上表面，并且该些上层凸块与该些下层凸块系具有相同的焊料接合形状与面积；该半导体封装堆叠装置系另包含复数个焊料，其系接合该些上层凸块与该些下层凸块；其中，该些焊料系具有一H形焊接截面以在该些上层凸块与该些下层凸块之间形成一焊接间隙，该焊接间隙系小于该些上层凸块与该些下层凸块之任一凸块高度。如申请专利范围第16项所述之半导体封装堆叠装置，其中该些上层凸块与该些下层凸块之焊料接合形状系为开口扩大的U形。如申请专利范围第16项所述之半导体封装堆叠装置，其中每一半导体封装件更包含复数个焊线，该基板系具有一槽孔，该些焊线系通过该槽孔而电性连接该晶片与该基板。如申请专利范围第18项所述之半导体封装堆叠装置，其中每一半导体封装件更包含一封胶体，其系形成于该槽孔，以密封该些焊线。如申请专利范围第19项所述之半导体封装堆叠装置，其中每一封胶体系不覆盖该晶片。如申请专利范围第16项所述之半导体封装堆叠装置，其中该些下层凸块与该些上层凸块系具有半锥形截面。如申请专利范围第16项所述之半导体封装堆叠装置，其中该些下层凸块与该些上层凸块系为铜柱。如申请专利范围第16项所述之半导体封装堆叠装置，其中每一半导体封装件系具有复数个虚置凸块，其系设于该基板之下表面，以供散热。如申请专利范围第16至23项中任一项所述之半导体封装堆叠装置，其中该H形焊接截面之端部系焊接在该基板之该上表面之垫周边与焊接在该基板之该下表面之垫周边，以完全包覆该些上层凸块与该些下层凸块。 |
