| 主权项 |
一种薄膜电晶体(Thin Flim Transistor，TFT)，包括：一基板(Substrate)，其上形成一绝缘表面；一通道区间(Channel Region)，形成于该基板之该绝缘表面上方，且该通道区间具有一本质非晶矽半导体层(Intrinsic Amorphous Semiconductor Layer，a-Si Layer)；一汲极与一源极，位于该通道区间之两侧，且该对汲极与源极和该本质非晶矽半导体层之间分别具有一可导电之本质非晶矽半导体层(n+ a-Si)；一间隔层(Spacer Layer)，仅位于该通道区间内并覆盖该本质非晶矽半导体层被该通道区间所暴露出之部分和形成于该可导电之本质非晶矽半导体层的侧壁处；和一绝缘层(Insulating Layer)，形成于该通道区间内；其中，该间隔层隔绝了该绝缘层与该可导电之本质非晶矽半导体层的直接接触。如申请专利范围第1项所述之薄膜电晶体，其中该间隔层的厚度在10~500范围之间。如申请专利范围第1项所述之薄膜电晶体，其中该间隔层为一氧化层，该绝缘层为一氮化矽层。如申请专利范围第1项所述之薄膜电晶体，其中，该可导电之本质非晶矽半导体层系为一n+型之本质非晶矽半导体层(n+ a-Si)，且与该通道区间之该本质非晶矽半导体层系形成N-I接合(n+-Intrinsic Junction)。如申请专利范围第1项所述之薄膜电晶体，其中该基板上包括：一第一金属层(First Metal Layer)，形成于该基板上；和一氮化矽层，形成于该第一金属层上方并覆盖该第一金属层，以提供该基板之该绝缘表面。如申请专利范围第1项所述之薄膜电晶体，其中该间隔层系延伸至该通道区间之该本质非晶矽半导体层之上方，以阻绝该本质非晶矽半导体层与该绝缘层之直接接触。如申请专利范围第1项所述之薄膜电晶体，其中该绝缘层为一保护层(Passivation Layer)，系形成于该通道区间内并覆盖该汲极与该源极。如申请专利范围第1项所述之薄膜电晶体，其中该绝缘层为一停止层(I-Stop Layer)，系形成于该通道区间内。如申请专利范围第8项所述之薄膜电晶体更具有一保护层(Passivation Layer)，系覆盖该停止层、该汲极与该源极。如申请专利范围第9项所述之薄膜电晶体，其中该保护层系以氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiONx)或矽矽键为主作为材料。一种元件，包括：一基板(Substrate)，其上形成一绝缘表面；和复数个薄膜电晶体(Thin Film Transistor，TFT)，形成于该基板之该绝缘表面上，每一个薄膜电晶体至少包括：一通道区间(Channel Region)，具有一本质非晶矽半导体层(Intrinsic Amorphous Semiconductor Layer)于该绝缘表面上方；一汲极与一源极，位于该通道区间之两侧，且该对汲极与源极和该本质非晶矽半导体层之间形成一可导电之本质非晶矽半导体层(n+ a-Si)；一间隔层，仅位于该通道区间内并覆盖该本质非晶矽半导体层被该通道区间所暴露出之部分和形成于该可导电之本质非晶矽半导体层的侧壁处；和一绝缘层，形成于该通道区间内；其中，该间隔层隔绝了该绝缘层与该可导电之本质非晶矽半导体层的直接接触。如申请专利范围第11项所述之元件，其中该间隔层的厚度在10~500范围之间。如申请专利范围第11项所述之元件，其中该间隔层为一氧化层，该绝缘层为一氮化矽层。如申请专利范围第11项所述之元件，其中可导电之本质非晶矽半导体层系为一n+型之本质非晶矽半导体，且与该通道区间之该本质非晶矽半导体层系形成N-I接合(n+-Intrinsic Junction)。如申请专利范围第14项所述之元件，其中该氧化层系隔绝该绝缘层与N-I接合的直接接触。如申请专利范围第11项所述之元件，其中该基板上包括：一第一金属层(First Metal Layer)，形成于该基板上；和一氮化矽层，形成于该第一金属层上方并覆盖该第一金属层，以提供该基板之该绝缘表面。如申请专利范围第11项所述之元件，其中该间隔层系延伸至该通道区间之该本质非晶矽半导体层之上方，并与该绝缘层直接接触。如申请专利范围第11项所述之元件，其中该绝缘层为一保护层(Passivation Layer)，系形成于该通道区间内并覆盖该汲极与该源极。如申请专利范围第18项所述之元件，其中该保护层系以氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiONx)或矽矽键为主作为材料。如申请专利范围第11项所述之元件，其中该绝缘层为一停止层(I-Stop Layer)，系形成于该通道区间内。如申请专利范围第20项所述之元件更具有一保护层(Passivation Layer)以覆盖该停止层、该汲极与该源极，且该保护层系以氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiONx)或矽矽键为主作为材料。一种薄膜电晶体之制造方法，包括步骤：提供一基板(Substrate)，该基板上有一绝缘表面；形成一非晶矽半导体层(Amorphous Semiconductor Layer)于该绝缘表面上；形成一导电层于该非晶矽半导体层上，其中该非晶矽半导体层与该导电层形成一接合层(Junction Layer)；图案化该导电层以形成一通道区间，并断开该接合层使图案化之该导电层与该非晶矽半导体层之间形成对应之接合区；形成一间隔层(Spacer Layer)于该接合区之侧壁，且该间隔层仅位于该通道区间内并覆盖该非晶矽半导体层被该通道区间所暴露出之部分；和形成一绝缘层(Insulating Layer)于该通道区间内；其中，该间隔层系隔绝了该绝缘层与该接合区之直接接触。如申请专利范围第22项所述之制造方法，其中该间隔层的厚度在10~500范围之间。如申请专利范围第22项所述之制造方法，其中该间隔层为一氧化层，该绝缘层为一氮化矽层。如申请专利范围第24项所述之制造方法，其形成该氧化层之方法系选自电浆处理(Plasma Treatment)、电浆沈积(Plasma Deposition)、热氧化(Thermal oxidation)或使用臭氧水(Ozone Water)之方式形成。如申请专利范围第25项所述之制造方法，系以一含氧之电浆对该非晶矽半导体层之表面进行处理，以形成该氧化层。如申请专利范围第22项所述之制造方法，更包括步骤：形成一第一金属层(First Metal Layer)于该基板上；和形成一氮化矽层于该第一金属层上方并覆盖该第一金属层，以提供该基板之该绝缘表面。一种薄膜电晶体之制造方法，至少包括步骤：提供一基板(Substrate)，该基板上有一绝缘表面；形成一本质非晶矽层(Intrinsic Amorphous Silicon Layer，Intrinsic a-Si Layer)于该绝缘表面上；形成一导电层于该非晶矽层上，其中该非晶矽层与该导电层系形成一n+非晶矽接合层(n+ a-Si Junction Layer)；蚀刻该导电层以形成一通道区间，并断开该n+非晶矽接合层，其中图案化之该导电层(Patterned Conductive Layer)与该非晶矽层之间形成NI接合区(NI Junction)；以一含氧电浆对该通道区间进行处理，以形成一氧化层于该NI接合区之侧壁，其中该含氧电浆系由氧气或含有氧气之混合气体组成；和形成一含氮之绝缘层(Insulating Layer)于该通道区间内；其中，该氧化层系隔绝了该含氮之绝缘层与该NI接合区之直接接触。如申请专利范围第28项所述之制造方法，更包括步骤：形成一第一金属层(First Metal Layer)于该基板上；和形成一氮化矽层于该第一金属层上方并覆盖该第一金属层，以提供该基板之该绝缘表面。如申请专利范围第28项所述之制造方法，其中系以该含氧电浆对该通道区间进行乾式蚀刻约50秒，所形成于该含氮之绝缘层与该NI接合区之间的该氧化层厚度约100~120。一种薄膜电晶体之制造方法，至少包括步骤：提供一基板(Substrate)，该基板上有一闸极(Gate Electrode)；形成一绝缘层于该基板上并覆盖该闸极；形成一本质非晶矽层(Intrinsic Amorphous Silicon Layer，Intrinsic a-Si Layer)于该绝缘层上；形成一含氮停止层(I-Stop Layer)于该本质非晶矽层上，且对应于该闸极之上方；对该含氮停止层进行处理，以形成一氧化层覆盖该含氮停止层；形成一n+非晶矽层(n+ a-Si Layer)于该本质非晶矽层之上方，且该n+非晶矽层覆盖部分该含氮停止层之表面，并与该含氮停止层之侧壁以该氧化层阻隔；及形成一导电层于该n+非晶矽层上方。如申请专利范围第31项所述之制造方法，其中系以一含氧电浆对该含氮停止层进行处理，以形成该氧化层。如申请专利范围第31项所述之制造方法，其中系以一臭氧水对该含氮停止层进行处理，以形成该氧化层。如申请专利范围第31项所述之制造方法，其中系以一臭氧电浆和一含氟之液体对该含氮停止层进行处理，以形成该氧化层。如申请专利范围第34项所述之制造方法，其中处理时间约30秒，可于该含氮停止层和该n+非晶矽层之间形成厚度约200的该氧化层。如申请专利范围第31项所述之制造方法，其中该氧化层系为由一氧化矽(SiO)、二氧化矽(SiO2)和氮氧化矽(SiONx)所组成之群组。如申请专利范围第31项所述之制造方法，其中该绝缘层包括：一氮氧矽层(SiONx)，形成于一基板上；和一氮化矽层(SiNx)，形成于该氮氧矽层之上。一种薄膜电晶体(Thin Film Transistor，TFT)，包括：一基板(Substrate)，该基板上有一绝缘表面；一本质非晶矽层(Intrinsic Amorphous Silicon Layer，Intrinsic a-Si Layer)，形成于该绝缘表面上；一n+非晶矽接合层(n+ a-Si Junction Layer)，位于该本质非晶矽层上；一汲极与一源极，位于该n+非晶矽接合层上方，且以一通道区间相隔，且该通道区间系使该n+非晶矽接合层形成一缺口；一氧化层，仅位于该通道区间内并覆盖该本质非晶矽层被该通道区间所暴露出之部分和形成于该n+非晶矽接合层之侧壁；一绝缘层(Insulating Layer)，形成于该通道区间内，其中，该氧化层系隔绝了该绝缘层与该n+非晶矽接合层之直接接触。如申请专利范围第38项所述之薄膜电晶体，其中该基板上包括：一第一金属层(First Metal Layer)，形成于该基板上；和一氮化矽层，形成于该第一金属层上方并覆盖该第一金属层，以提供该基板之该绝缘表面。如申请专利范围第38项所述之薄膜电晶体，其中该氧化层为一二氧化矽层(SiO2Layer)。如申请专利范围第38项所述之薄膜电晶体，其中该绝缘层系以氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiONx)或矽矽键为主作为材料。一种薄膜电晶体(Thin Film Transistor，TFT)，包括：一基板(Substrate)，该基板上有一闸极(Gate Electrode)；一绝缘层，形成于该基板上并覆盖该闸极；一本质非晶矽层(Intrinsic Amorphous Silicon Layer，Intrinsic a-Si Layer)，形成于该绝缘层上；一含氮停止层(I-Stop Layer)，形成于该本质非晶矽层上，且对应于该闸极之上方；一n+非晶矽层(n+ a-Si Layer)，形成于该本质非晶矽层之上方，且该n+非晶矽层覆盖该含氮停止层之部分表面；一氧化层，形成于该含氮停止层与该n+非晶矽层之间，以隔绝该含氮停止层与该n+非晶矽层直接接触；和一导电层，形成于该n+非晶矽层之上方，使一部分该含氮停止层之表面裸露。如申请专利范围第42项所述之薄膜电晶体，其中该绝缘层包括：一氮氧矽层(SiONx)，形成于一基板上；和一氮化矽层(SiNx)，形成于该氮氧矽层之上。如申请专利范围第42项所述之薄膜电晶体，更包括一第二绝缘层，系形成于该导电层之上方，并覆盖该含氮停止层之该裸露表面与该导电层。如申请专利范围第44项所述之薄膜电晶体，其中该第二绝缘层系以氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiONx)或矽矽键为主作为材料。如申请专利范围第42项所述之薄膜电晶体，其中该氧化层系为由一氧化矽(SiO)、二氧化矽(SiO2)和氮氧化矽(SIONx)所组成之群组。 |
