| 主权项 |
一种记忆体格阵列(50)，包括：二维阵列之记忆体格(52)，制造于半导体基板(54)上，该等记忆体格(52)系排列成界定水平横列方向(67)之复数个横列之记忆体格(52)与界定垂直于该水平横列方向(67)的直行方向(69)之复数个直行之记忆体格(52)；复数个在该半导体基板(54)内之绝缘体沟渠(62)，延伸于该直行方向(69)，每一绝缘体沟渠(62)系在两个毗邻直行之记忆体格(52)之间延伸；复数个在该半导体基板(54)内之大体为矩形之通道区(58)，每一通道区(58)是在位于该通道区(58)之相对面上的两个之该等绝缘体沟渠(62)之间沿该水平横列方向(67)延伸且在该直行方向(69)沿着两个半导体接面延伸，每一半导体接面系与该基板(54)之源极/汲极植入区(64)的接面，且该接面毗邻于该通道区(58)并在该通道区(58)的相对面上；电荷储存格(53)，设置在每一通道区(58)的上方；复数条字元线(68)，每一字元线(68)系延伸横越横列之记忆体格(52)内之每一电荷储存格(63)的顶部并且形成闸极电极于该横列之记忆体格(52)内之每一电荷储存格(63)之上；以及复数条源极/汲极控制线(70)，系在数个直行之记忆体格(52)之间沿该直行方向(69)延伸且与复数条导电性互连(72)相互连接，其中，该等复数条导电性互连(72)各自只耦合至一条源极/汲极控制线(70)且系排列成交错图案，使得每一源极/汲极区(64)只耦合至一条导电性互连(72)且使得各记忆体格(52)之在该直行方向(69)之相对向两侧之一源极区(64)以及一汲极区(64)分别藉由该等导电性互连(72)之其中一者耦合至隔开但毗邻的源极/汲极控制线(70)。如申请专利范围第1项之记忆体格阵列(50)，其中：该等源极/汲极控制线(70)之其中各者系与每一导电性互连(72)隔开；以及该阵列复包含复数个导电通孔(51)，每一导电通孔(51)系由源极/汲极控制线(70)延伸至该等复数条互连(72)之仅其中一者。如申请专利范围第2项之记忆体格阵列(50)，其中：该等源极/汲极控制线(70)系设置在该等字元线(68)的上方，且与该等字元线(68)隔离；以及每一导电通孔(51)系由该源极/汲极控制线(70)向下延伸至在毗邻字元线(68)之间且与该等毗邻字元线(68)隔离的该等复数条导电性互连(72)之该其中一者。如申请专利范围第3项之记忆体格阵列(50)，其中：每一电荷储存格(63)系浮闸电荷储存格，包括：毗邻于该通道区(58)之穿隧介电层(55)；毗邻于该字元线(68)之上介电层(57)；以及设置在该穿隧介电层(55)与该上介电层(57)间之导电闸极(56)。如申请专利范围第3项之记忆体格阵列(50)，其中：每一电荷储存格(63)系电荷捕陷介电电荷储存格，包括：毗邻于该通道区(58)之穿隧介电层(60a)；毗邻于该字元线(68)之上介电层(60c)；以及设置在该穿隧介电层(60a)与该上介电层(60c)间之电荷捕陷介电质(60b)。一种记忆体格阵列(50)，包括：二维阵列之记忆体格(52)，系制造于半导体基板(54)上，该等记忆体格(52)系排列成界定水平横列方向(67)之复数个横列之记忆体格(52)与界定垂直于该水平横列方向(67)的直行方向(69)之复数个直行之记忆体格(52)；复数个在该半导体基板(54)内之绝缘体沟渠(62)，延伸于该直行方向(69)，每一绝缘体沟渠(62)系在两个毗邻直行之记忆体格(52)之间延伸；复数个在该半导体基板(54)内之大体为矩形之通道区(58)，每一通道区(58)是在位于该通道区(58)之相对面上的两个之该等绝缘体沟渠(62)之间沿该水平横列方向(67)延伸且在两个半导体接面之间沿直行方向(69)延伸，每一半导体接面系与该基板(54)之源极/汲极植入区(64)的接面，该接面毗邻于该通道区(58)且在该通道区(58)的相对面上；电荷储存格(63)，设置在每一通道区(58)的上方；复数条字元线(68)，每一字元线(68)系延伸横越横列之记忆体格(52)内之每一电荷储存格(63)的顶部并且形成闸极电极于该横列之记忆体格(52)内之每一电荷储存格(63)之上；以及复数条源极/汲极控制线(70)，系在数个直行之记忆体格(52)之间沿该直行方向(69)延伸且与复数条导电性互连(72)相互连接，其中，该等复数条导电性互连(72)各自只耦合至一条源极/汲极控制线(70)且系排列成交错图案，使得在直行内之每隔一个源极/汲极区(64)只耦合至一条导电性互连(72)，且使得：在该直行方向(69)上的两个毗邻记忆体格(52)之相对向两侧的两个源极/汲极区(64)均各自耦合至该等导电性互连(72)之其中一者且耦合至隔开但毗邻之源极/汲极控制线(70)；以及在该直行方向(69)上的该两个毗邻记忆体格(52)之间的源极区/汲极区(64)系与所有该等导电性互连(72)相隔离。如申请专利范围第6项之记忆体格阵列(50)，其中：该等源极/汲极控制线(70)之其中各者系与每一导电性互连(72)隔开；以及该阵列(50)复包含复数个导电通孔(51)，每一导电通孔(51)系由源极/汲极控制线(70)延伸至该等复数条导电性互连(72)之仅其中一者。如申请专利范围第7项之记忆体格阵列(50)，其中：该等源极/汲极控制线(70)系设置在该等字元线(68)的上方，且与该等字元线(68)隔离；以及每一导电通孔(51)系由该源极/汲极控制线(70)向下延伸至在毗邻字元线(68)之间且与该等毗邻字元线(68)隔离的该等复数条导电性互连(72)之该其中一者。如申请专利范围第8项之记忆体格阵列(50)，其中：每一电荷储存格(63)系浮闸电荷储存格，包括：毗邻于该通道区(58)之穿隧介电层(55)；毗邻于该等字元线(70)之上介电层(57)；以及设置在该穿隧介电层(55)与该上介电层(57)间之导电闸极(56)。如申请专利范围第8项之记忆体格阵列(50)，其中：每一电荷储存格(63)系电荷捕陷介电电荷储存格，包括：毗邻于该通道区(58)之穿隧介电层(60a)；毗邻于该等字元线(70)之上介电层(60c)；及设置成在该穿隧介电层(60a)与该上介电层(60c)间之电荷捕陷介电质(60b)。 |
