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一种用于制造一个半导体元件的方法，该方法系包括：在一个半导体基板中形成一个凹陷通道结构，该半导体基板系具有一个界定一主动区域的元件隔离结构；在包含该凹陷通道结构之基板上形成第一下方的闸极导电层，该第一下方的闸极导电层系和该凹陷通道结构为共形的且界定一个凹处；在该第一下方的闸极导电层上形成保持层以填满藉由该第一下方的闸极导电层所定义之该凹处，该保持层系被配置以避免缝隙及缝隙的转移发生在该凹陷通道结构中；抛光该保持层直到该第一下方的闸极导电层露出为止；在该第一下方的闸极导电层以及该保持层之上形成一第二下方的闸极导电层；在该下方的闸极导电层之上形成一上方的闸极导电层；以及使该上方的闸极导电层以及该下方的闸极导电层形成图案以形成一个闸极结构。根据申请专利范围第1项之方法，其中该凹陷通道结构系包含一个上方的凹陷通道结构以及一个下方的凹陷通道结构，该下方的凹陷通道结构系具有横向宽度大于该上方的凹陷通道结构的横向宽度。根据申请专利范围第2项之方法，其中该形成一个凹处通道结构系包含：在该主动区域中形成一个第一凹处；在该第一凹处的一个侧壁上形成一侧壁的间隙壁；藉由利用该侧壁的间隙壁作为一蚀刻光罩以蚀刻在该第一凹处的底部露出的半导体基板，以形成一个第二凹处；以及移除该侧壁的间隙壁。根据申请专利范围第3项之方法，其中用于形成该第二凹处的蚀刻制程系藉由一种等向性蚀刻方法而被执行。根据申请专利范围第1项之方法，其中该第一下方的闸极导电层系包含一掺杂有杂质离子的多晶矽层。根据申请专利范围第5项之方法，其中该杂质离子系包含磷(P)，其浓度是在大约1.0E20离子/cm3至大约4.0E20离子/cm3的范围中。根据申请专利范围第1项之方法，其中该第一下方的闸极导电层的一垂直的厚度系小于该上方的凹陷通道结构的横向宽度。根据申请专利范围第1项之方法，其中该第二下方的闸极导电层系包含一掺杂有杂质离子的多晶矽层。根据申请专利范围第8项之方法，其中该杂质离子系包含硼(B)或磷(P)，其浓度是在大约1.0E15离子/cm3至大约7.0E15离子/cm3的范围中。根据申请专利范围第9项之方法，其中在一个PMOS区域中的第二下方的闸极导电层系由掺杂以硼(B)的多晶矽层所形成的，其中在一个NMOS区域中的第二下方的闸极导电层系由掺杂以磷(P)的多晶矽层所形成的。根据申请专利范围第1项之方法，其中该保持层系从由一绝缘膜、一金属膜、一导电层及其组合所构成的群组中选出。根据申请专利范围第11项之方法，其中该保持层系一氧化膜。根据申请专利范围第1项之方法，其更包括使得该下方的闸极导电层受到一个快速热退火(“RTA”)制程。根据申请专利范围第1项之方法，其中该形成一下方的闸极导电层系包含：在包含该凹陷通道结构的半导体基板之上形成一第一下方的闸极导电层；在该第一下方的闸极导电层的表面上执行一个热处理制程，以在该第一下方的闸极导电层之上形成该保持层；以及在该保持层之上形成一第二下方的闸极导电层，以填满该凹陷通道结构。根据申请专利范围第14项之方法，其中该第一下方的闸极导电层系包含一掺杂有杂质离子的多晶矽层。根据申请专利范围第15项之方法，其中该杂质离子系包含磷(P)，其浓度是在大约1.0E20离子/cm3至大约4.0E20离子/cm3的范围中。根据申请专利范围第14项之方法，其中该保持层系由一结晶的多晶矽层所形成的。根据申请专利范围第14项之方法，其中用于该第一下方的闸极导电层的热制程系在大约500℃至大约1,000℃的温度范围下被执行大约5秒至大约200秒。根据申请专利范围第14项之方法，其中该热制程系在一种从由氮(N)、磷(P)、一种惰性气体及其组合所构成的群组选出的气体中被执行。根据申请专利范围第1项之方法，其更包括在包含该凹陷通道结构的主动区域之上形成一闸极绝缘膜。一种半导体元件，其系包括：一个形成在一半导体基板中的元件隔离结构，该元件隔离结构系界定一个主动区域；一个设置在该主动区域之下的半导体基板中的凹陷通道结构；以及一个包含一设置在一个闸极区域中的保持层的闸极电极，该闸极电极系填满该凹陷通道结构，其中该保持层系避免缝隙及缝隙的转移发生在该凹陷通道结构中，其中该闸极电极系包含一个具有一下方的闸极电极以及一上方的闸极电极之堆叠的结构，该下方的闸极电极系包含该保持层，其中该下方的闸极电极系包含一个具有形成在该凹陷通道结构上之一第一下方的闸极导电层以及一第二下方的闸极导电层之堆叠的结构，该保持层系藉由该第一下方的闸极导电层被曝露。根据申请专利范围第21项之半导体元件，其中该凹陷通道结构系包含一个上方的凹陷通道结构以及一个下方的凹陷通道结构，该下方的凹陷通道结构系具有横向宽度大于该上方的凹陷通道结构的横向宽度。根据申请专利范围第21项之半导体元件，其中该第一下方的闸极导电层系包含一掺杂有杂质离子的多晶矽层。根据申请专利范围第23项之半导体元件，其中该掺杂有杂质离子的多晶矽层是非晶形的。根据申请专利范围第24项之半导体元件，其中该杂质离子系包含磷(P)，其浓度是在大约1.0E20离子/cm3至大约4.0E20离子/cm3的范围中。根据申请专利范围第21项之半导体元件，其中该第二下方的闸极导电层系包含一掺杂有杂质离子的多晶矽层。根据申请专利范围第26项之半导体元件，其中该杂质离子系包含硼(B)或磷(P)，其浓度是在大约1.0E15离子/cm3至大约7.0E15离子/cm3的范围中。根据申请专利范围第27项之半导体元件，其中在一个PMOS区域中的第二下方的闸极导电层系由掺杂以硼(B)的多晶矽层所形成的。根据申请专利范围第27项之半导体元件，其中在一个NMOS区域中的第二下方的闸极导电层系由掺杂以磷(P)的多晶矽层所形成的。根据申请专利范围第21项之半导体元件，其中该保持层系从由一绝缘膜、一金属膜、一导电层及其组合所构成的群组中选出。根据申请专利范围第30项之半导体元件，其中该保持层是一氧化膜或是一结晶的多晶矽层。根据申请专利范围第21项之半导体元件，其更包括一闸极绝缘膜，其系设置在该闸极电极以及包含该凹陷通道结构的半导体基板之间的介面处。根据申请专利范围第21项之半导体元件，其更包括一设置在该闸极电极之上的闸极硬式光罩层图案。一种半导体元件，其系包括：一个形成在一半导体基板中的元件隔离结构，该半导体基板具有一个PMOS区域以及一个NMOS区域，该元件隔离结构系界定一个主动区域；一个设置在该主动区域之下的半导体基板中的球状类型的凹陷通道结构；以及一个设置在该主动区域之上的下方的闸极电极，该下方的闸极电极系包含一个具有一第一下方的闸极导电层、藉由该第一下方的闸极导电层系经曝露之一保持层以及一第二下方的闸极导电层之堆叠的结构，以填满该球状类型的凹陷通道结构，其中该第一下方的闸极导电层系由一掺杂有杂质离子的多晶矽层所形成的，该保持层系避免缝隙及缝隙的转移发生在该球状类型的凹陷通道结构中，并且该第二下方的闸极导电层系由一掺杂有杂质离子的多晶矽层所形成的，其中在该PMOS区域及NMOS区域中的杂质离子是不同的。 |
