整合积体电路的ＦＥＴ微压力感测器

主权项

一种整合积体电路的FET微压力感测器，以CMOS制程制成一晶片体并成型于一矽基板上，系包含：一压力感测结构，系于该晶片体表面形成一压力感测区，该压力感测区中布设阵列有预定数目之压力单元，每一压力单元表面具有一压力薄膜，该压力薄膜系至少由一金属层及一氧化层一体结合组成，且该压力薄膜底面与矽基板表面间系为被蚀刻掏空呈中空区间之一压力腔室，另，每一压力单元之环缘与压力感测区表面之邻接位置环设有一封装膜将两者一体结合；一感测电路，系直接设于该晶片体上，并位于该压力感测结构之旁侧，其间具有电性连接，藉以将该压力感测结构之电流讯号经放大后转换为电压讯号输出者。如申请专利范围第1项所述之整合积体电路的FET微压力感测器，其中该压力感测区间等距间设有4个阵列并排之压力单元，包含有16个压力单元。如申请专利范围第1项所述之整合积体电路的FET微压力感测器，其中每一压力单元之压力薄膜系成型为圆形片状。如申请专利范围第1项所述之整合积体电路的FET微压力感测器，其中每一压力单元之压力薄膜系成型为矩形片状。如申请专利范围第4项所述之整合积体电路的FET微压力感测器，其中每一压力单元之压力薄膜系成型为等边矩形片状。如申请专利范围第1、3或4项所述之整合积体电路的FET微压力感测器，其中每一压力单元之压力薄膜系由上往下依序系由一氧化层、一金属层及一氧化层一体结合组成之三明治结构，其中该两氧化层采用氧化矽材质，该金属层采用铝金属材质。如申请专利范围第1项所述之整合积体电路的FET微压力感测器，其中该封装膜系采用对二甲苯的聚合物(Parylene)之高分子聚合物。如申请专利范围第1项所述之整合积体电路的FET微压力感测器，其中该压力感测结构系制作为一种金氧半场效电晶体(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。如申请专利范围第1项所述之整合积体电路的FET微压力感测器，其中该感测电路系采用NMOS反相器与反向放大器组成，NMOS反相器系以压力感测结构取代之，其间并电性连接有数匹配电阻将压力感测结构因压力差产生之微小电流讯号经感测电路放大输出讯号，且系利用P-Type矽基板制作NMOS形式为电流通道者。如申请专利范围第1项所述之整合积体电路的FET微压力感测器，其中该晶片体系利用TSMC 0.35um 2P4M之标准CMOS制程制成。