| 主权项 |
一种半导体装置，其具备：半导体基板(1)，其具有半导体电路(2)；第1绝缘膜(3)，其以覆盖包含上述半导体电路(2)之上述半导体基板(1)表面的方式所形成；内部内连线(internal interconnection)(4, 40)，其形成在上述第1绝缘膜(3)内；第2绝缘膜(5)，其形成在上述第1绝缘膜(3)上；导电部(7, 70)，其形成在上述第2绝缘膜(5)内，直接或透过其他构件(6)电连接在上述内部内连线(4, 40)，同时，露出于上述第2绝缘膜(5)之主表面；柱状导电部(8, 80)，其直接或透过其他构件电连接在上述导电部(7, 70)之下面，延伸于上述半导体基板(1)之厚度方向，且露出于上述半导体基板(1)之背面；以及贯通孔(13)，其设置在上述半导体基板(1)内，且以包住上述柱状导电部(8, 80)的方式延伸；其中，上述贯通孔(13)之内壁和上述柱状导电部(8, 80)系藉由与上述第2绝缘膜(5)一体形成之绝缘部而进行绝缘。如申请专利范围第1项之半导体装置，其中，在上述贯通孔(13)内包住有复数个上述柱状导电部(8, 80)。如申请专利范围第1项之半导体装置，其中，上述导电部(7, 70)之上部系比上述第2绝缘膜(5)之主表面更加突出，或者是在上述导电部(7, 70)之上表面设有由上述第2绝缘膜(5)之主表面开始突出之突起电极(9)。如申请专利范围第1项之半导体装置，其更具备覆盖上述第2绝缘膜(5)主表面之保护膜(10)。如申请专利范围第1项之半导体装置，其中，在上述柱状导电部(8, 80)之露出面上，更具备由上述半导体基板(1)之背面开始突出之突起电极(11)。如申请专利范围第1项之半导体装置，其中，在上述绝缘部和上述柱状导电部(8, 80)之间更具备第3绝缘膜(12, 20b, 61)。如申请专利范围第1项之半导体装置，其中，在上述贯通孔(13)之内周面上更具备沿着该内周面之导电膜(30)，上述导电膜(30)系进行电位固定。一种半导体装置之制造方法，系具有准备凹型基板和凸型基板之步骤者，上述凹型基板包含：半导体基板(1)，其具有半导体电路(2)；第1绝缘膜(3)，其以覆盖包含上述半导体电路(2)之上述半导体基板(1)之主表面的方式所设置；以及内部内连线(4, 40)，其设置在上述第1绝缘膜(3)内；其中，在上述第1绝缘膜(3)及上述半导体基板(1)，设置延伸于上述第1绝缘膜(3)及上述半导体基板(1)之厚度方向之凹部，且上述凸型基板包含：假基板(100)；导电部(7)，其形成在上述假基板(100)上；以及柱状导电部(8, 80)，其延伸于与上述假基板(100)之主表面呈垂直之方向；此外，该制造方法更具备如下步骤：在上述凸型基板及上述凹型基板中之至少任何一者之接合面涂敷具有流动性之绝缘材(5a, 5b)之状态下，嵌合上述凹型基板及上述凸型基板，或者是在上述凹型基板和上述凸型基板具有间隙之状态下，嵌合上述凹型基板及上述凸型基板，在上述间隙注入具有流动性之绝缘材(5a, 5b)之步骤；上述导电部(7, 70)和上述内部内连线(4)直接或透过其他构件(6)电连接之步骤；使上述具有流动性之绝缘材(5a, 5b)硬化而形成第2绝缘膜(5)之步骤；藉由研磨上述半导体基板(1)之背面而使上述柱状导电部(8, 80)露出之步骤；以及藉由去除上述假基板(100)而使上述导电部(7, 70)露出之步骤。如申请专利范围第8项之半导体装置之制造方法，其中，上述凸型基板系包含复数个上述柱状导电部(8, 80)，在上述凹型基板设有至少一个凹部(13)，2个以上之上述柱状导电部系插入至上述一个凹部(13)内。如申请专利范围第8项之半导体装置之制造方法，其中，上述假基板(100)系具有导电性，上述准备凸型基板之步骤系包含：在上述假基板(100)上，形成用以形成上述柱状导电部(8, 80)之模子之步骤；以及藉由使用上述假基板(100)来作为阴极之电镀，而在上述模子中形成上述柱状导电部(8, 80)之步骤。如申请专利范围第8项之半导体装置之制造方法，其更具备在上述柱状导电部(8, 80)之前端，藉由电镀而形成突起电极(11)之步骤。如申请专利范围第8项之半导体装置之制造方法，其更具备形成覆盖上述第2绝缘膜(5)表面之保护膜(10)之步骤。如申请专利范围第8项之半导体装置之制造方法，其更具备在上述凹部(13)之表面上形成沿着该表面之导电膜(30)之步骤。如申请专利范围第8项之半导体装置之制造方法，其中，上述内部内连线(40)系设置在上述导电部(70)之下侧，来包围上述柱状导电部(80)，并且，接触到上述导电部(70)之下面，在上述内部内连线(40)及上述导电部(70)中之至少任何一者设有缺口(400, 700)，透过上述缺口(400, 700)而流动上述绝缘材(5a, 5b)。如申请专利范围第8项之半导体装置之制造方法，其更具备形成第3绝缘膜(12, 20b, 61)而覆盖上述柱状导电部(8, 80)之表面整体之步骤。 |
