| 主权项 |
一种非挥发性记忆体积体电路元件，包括：半导体基板，其具有以矩阵形式配置之多个大体上矩形的场区，所述大体上矩形场区中之每一者的短边以及长边分别平行于矩阵之列方向以及行方向；字线以及选择线，其在所述半导体基板上平行于所述矩阵之所述列方向而延伸，所述字线交叉以所述矩阵之所述列方向配置的所述大体上矩形场区，且所述选择线部分地重叠以所述矩阵之所述列方向配置的所述大体上矩形场区，使得所述大体上矩形场区之长边的重叠部分以及所述重叠大体上矩形场区之重叠短边位于所述选择线以下，而不与所述选择线交叉，使得所述大体上矩形场区之末端部份位于所述选择线以下；以及在所述字线与所述选择线之间形成于所述半导体基板内之浮动接面区，相对于所述字线形成于所述浮动接面区对面之位元线接面区以及相对于所述选择线形成于所述浮动接面区对面之共用源区。如申请专利范围第1项所述之非挥发性记忆体积体电路元件，其中假定所述重叠大体上矩形场区中之每一者之所述长边的重叠部分长度为“a”且所述大体上矩形场区之深度为“b”，则a@sIMGCHAR!d10041.TIF@eIMG!b。如申请专利范围第1项所述之非挥发性记忆体积体电路元件，其中所述半导体基板具有第一导电型，且包括形成于所述半导体基板内之第二导电型第一井以及形成于所述第一井内之第一导电型第二井。如申请专利范围第3项所述之非挥发性记忆体积体电路元件，其中所述浮动接面区、所述位元线接面区以及所述共用源区形成于所述第二井内。如申请专利范围第1项所述之非挥发性记忆体积体电路元件，其中所述选择线中之每一者具有堆叠结构，其中彼此电互连之多个导电薄膜经堆叠。如申请专利范围第5项所述之非挥发性记忆体积体电路元件，其中所述导电薄膜经由对接触点彼此电互连。如申请专利范围第1项所述之非挥发性记忆体积体电路元件，其中所述浮动接面区形成为比所述位元线接面区以及所述共用源区浅。如申请专利范围第7项所述之非挥发性记忆体积体电路元件，其中所述位元线接面区以及所述共用源区中之每一者具有轻掺杂汲极(LDD)结构，其中低浓度杂质经浅掺杂且高浓度杂质经深掺杂，且所述浮动接面区浅掺杂有低浓度杂质。一种非挥发性记忆体积体电路元件，包括：半导体基板，其具有在第一方向上延伸之多个第一有效区以及在第二方向上延伸以交叉所述多个第一有效区之多个第二有效区；多个选择线以及字线，其在所述半导体基板上在所述第一方向上延伸，其中两选择线经配置于所述第一有效区中之每一者中且两字线非配置于每一第一有效区中而经配置以交叉所述多个第二有效区；以及在所述两选择线之间形成于第一有效区内之共用源区、在所述两字线之间形成于第二有效区内之位元线接面区以及在所述选择线中之每一者与所述字线中之每一者之间形成于第二有效区内之浮动接面区。如申请专利范围第9项所述之非挥发性记忆体积体电路元件，其中所述半导体基板具有第一导电型，且包括形成于所述半导体基板内之第二导电型第一井以及形成于所述第一井内之第一导电型第二井。如申请专利范围第10项所述之非挥发性记忆体积体电路元件，其中所述浮动接面区、所述位元线接面区以及所述共用源区形成于所述第二井内。如申请专利范围第9项所述之非挥发性记忆体积体电路元件，其中所述选择线中之每一者具有堆叠结构，其中彼此电互连之多个导电薄膜经堆叠。如申请专利范围第12项所述之非挥发性记忆体积体电路元件，其中所述导电薄膜经由对接触点彼此电互连。如申请专利范围第9项所述之非挥发性记忆体积体电路元件，其中所述浮动接面区形成为比所述位元线接面区以及所述共用源区浅。如申请专利范围第14项所述之非挥发性记忆体积体电路元件，其中所述位元线接面区以及所述共用源区中之每一者具有LDD结构，其中低浓度杂质经浅掺杂且高浓度杂质经深掺杂，且所述浮动接面区浅掺杂有低浓度杂质。一种非挥发性记忆体积体电路元件，包括：半导体基板；以及形成于所述半导体基板内之非挥发性记忆体单元，所述非挥发性记忆体单元包括串联连接之记忆体电晶体以及选择电晶体，所述记忆体电晶体包括位元线接面区、记忆体闸以及浮动接面区，所述选择电晶体包括所述浮动接面区、选择闸以及共用源区，且所述选择电晶体之通道宽度包括靠近所述共用源区之第一通道宽度以及靠近所述浮动接面区之第二通道宽度，所述第一通道宽度比所述第二通道宽度宽。如申请专利范围第16项所述之非挥发性记忆体积体电路元件，更包括邻近于所述半导体基板上之所述非挥发性记忆体单元的多个非挥发性记忆体单元；其中所述非挥发性记忆体单元以及所述邻近的非挥发性记忆体单元之所述选择电晶体的通道分别包括靠近所述共用源区之第一通道以及靠近所述浮动接面区之第二通道，所述第一通道由场区彼此隔开，所述第二通道未由所述场区隔开而是彼此连接。如申请专利范围第16项所述之非挥发性记忆体积体电路元件，其中所述半导体基板具有第一导电型，且包括形成于所述半导体基板内之第二导电型第一井以及形成于所述第一井内之第一导电型第二井。如申请专利范围第18项所述之非挥发性记忆体积体电路元件，其中所述浮动接面区、所述位元线接面区以及所述共用源区形成于所述第二井内。如申请专利范围第16项所述之非挥发性记忆体积体电路元件，其中所述记忆体闸具有堆叠结构，其中彼此电隔开之浮动闸以及控制闸经堆叠。如申请专利范围第16项所述之非挥发性记忆体积体电路元件，其中所述选择线中之每一者具有堆叠结构，其中彼此电互连之多个导电薄膜经堆叠。如申请专利范围第21项所述之非挥发性记忆体积体电路元件，其中所述导电薄膜经由对接触点彼此电互连。如申请专利范围第16项所述之非挥发性记忆体积体电路元件，其中所述浮动接面区形成为比所述位元线接面区以及所述共用源区浅。如申请专利范围第23项所述之非挥发性记忆体积体电路元件，其中所述位元线接面区以及所述共用源区中之每一者具有LDD结构，其中低浓度杂质经浅掺杂且高浓度杂质经深掺杂，且所述浮动接面区浅掺杂有低浓度杂质。一种非挥发性记忆体积体电路元件，包括：第一导电型半导体基板；形成于所述半导体基板内之第二导电型第一井；形成于所述第一井内之第一导电型第二井；以及形成于所述第二井内之非挥发性记忆体单元，所述非挥发性记忆体单元包括彼此串联连接之记忆体电晶体以及选择电晶体，所述记忆体电晶体之闸极具有堆叠结构，其中电绝缘之浮动闸以及控制闸经堆叠，所述选择电晶体之闸极具有堆叠结构，其中电连接之多个导电薄膜经堆叠，浮动接面区在所述记忆体电晶体之所述闸极与所述选择电晶体之所述闸极之间形成于所述半导体基板内，位元线接面相对于所述记忆体电晶体之所述闸极形成于所述浮动接面区之对面，共用源区相对于所述选择电晶体之所述闸极形成于所述浮动接面区之对面，所述选择电晶体之通道宽度包括靠近所述共用源区之第一通道宽度以及靠近所述浮动接面区之第二通道宽度，所述第一通道宽度比所述第二通道宽度宽。如申请专利范围第25项所述之非挥发性记忆体积体电路元件，更包括邻近于所述半导体基板上之所述非挥发性记忆体单元的多个非挥发性记忆体单元；其中所述非挥发性记忆体单元以及所述邻近的非挥发性记忆体单元之所述选择电晶体的通道分别包括靠近所述共用源区之第一通道以及靠近所述浮动接面区之第二通道，所述第一通道由场区彼此隔开，所述第二通道未由所述场区隔开而是彼此连接。一种用于制造非挥发性记忆体积体电路元件之方法，所述方法包括：提供半导体基板，其中多个大体上矩形之场区以矩阵形式配置，所述大体上矩形场区中之每一者的短边以及长边分别平行于矩阵之列方向以及行方向；在所述半导体基板上形成平行于所述矩阵之所述列方向延伸的字线以及选择线，其中所述字线交叉以所述矩阵之所述列方向配置的多个大体上矩形场区，所述选择线部分地重叠以所述矩阵之所述列方向配置的所述大体上矩形场区，使得所述大体上矩形场区之长边的重叠部分以及所述大体上矩形场区之重叠短边位于所述选择线以下，而不与所述选择线交叉，使得所述大体上矩形场区之末端部份位于所述选择线以下；以及形成在所述字线与所述选择线之间形成于所述半导体基板内之浮动接面区、相对于所述字线形成于所述浮动接面区对面之位元线接面区以及相对于所述选择线形成于所述浮动接面区对面之共用源区。如申请专利范围第27项所述之用于制造非挥发性记忆体积体电路元件之方法，其中假定所述重叠大体上矩形场区中之每一者之所述长边的重叠部分长度为“a”且所述大体上矩形场区之深度为“b”，则a@sIMGCHAR!d10042.TIF@eIMG!b。如申请专利范围第27项所述之用于制造非挥发性记忆体积体电路元件之方法，更包括在所述半导体基板内形成具有不同于所述半导体基板导电型之导电型的第一井以及在所述第一井内形成具有不同于所述第一井导电型之导电型的第二井。如申请专利范围第29项所述之用于制造非挥发性记忆体积体电路元件之方法，其中所述浮动接面区、所述位元线接面区以及所述共用源区形成于所述第二井内。如申请专利范围第27项所述之用于制造非挥发性记忆体积体电路元件之方法，其中所述形成所述字线以及所述选择线包括：在所述半导体基板上依序形成第一导电薄膜以及介电层；首先图案化所述介电层以及所述第一导电薄膜以形成介电层图案以及第一导电薄膜图案；在所述首先图案化之产物上形成第二导电薄膜；以及其次图案化所述第二导电薄膜、所述介电层图案以及所述第一导电薄膜图案。如申请专利范围第27项所述之用于制造非挥发性记忆体积体电路元件之方法，其中所述形成所述浮动接面区、所述位元线接面区以及所述共用源区包括：使用所述字线以及所述选择线作为遮罩以低能量植入低浓度杂质；在所述字线以及所述选择线之侧壁上形成间隔物；以及使用所述字线以及所述选择线作为遮罩以高能量植入高浓度杂质，在所述字线以及所述选择线中形成所述间隔物。 |
