| 发明名称 | 包括数据压缩测试电路的半导体存储装置 | ||
| 摘要 | 本发明提供一种具有层叠的第一芯片和第二芯片的半导体存储装置，包括：第一芯片测试信号发生单元，位于第一芯片中，并被配置为在测试模式下响应于第一芯片压缩数据确定信号而产生第一芯片测试信号；第二芯片测试信号发生单元，位于第二芯片中，并被配置为在测试模式下响应于第二芯片压缩数据确定信号而产生第二芯片测试信号；和最终数据确定单元，被配置为在测试模式下响应于第一芯片测试信号和第二芯片测试信号而产生最终测试信号。 | ||
| 申请公布号 | CN102110479A | 申请公布日期 | 2011.06.29 |
| 申请号 | CN201010260893.5 | 申请日期 | 2010.08.24 |
| 申请人 | 海力士半导体有限公司 | 发明人 | 朴日光;尹泰植 |
| 分类号 | G11C29/04(2006.01)I | 主分类号 | G11C29/04(2006.01)I |
| 代理机构 | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人 | 郭放;黄启行 |
| 主权项 | 一种具有层叠的第一芯片和第二芯片的半导体存储装置，包括：第一芯片测试信号发生单元，所述第一芯片测试信号发生单元位于所述第一芯片中，并被配置为在测试模式下响应于第一芯片压缩数据确定信号而产生第一芯片测试信号；第二芯片测试信号发生单元，所述第二芯片测试信号发生单元位于所述第二芯片中，并被配置为在所述测试模式下响应于第二芯片压缩数据确定信号而产生第二芯片测试信号；和最终数据确定单元，所述最终数据确定单元被配置为在所述测试模式下响应于所述第一芯片测试信号和所述第二芯片测试信号而产生最终测试信号。 | ||
| 地址 | 韩国京畿道 | ||