一种串行接口快闪存储器及其设计方法

摘要

本发明公开了一种串行接口快闪存储器及其设计方法。所述串行接口快闪存储器包括逻辑控制模块，所述逻辑控制模块中包括时钟转换电路，所述时钟转换电路用于对外部时钟信号的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出。进一步，所述逻辑控制模块中还包括模式控制单元，所述模式控制单元用于接收模式指令，并根据模式指令使能或禁止所述时钟转换电路。依照本发明，能够有效的提高串行接口快闪存储器的数据传输速率。

主权项

一种串行接口快闪存储器，包括逻辑控制模块，其特征在于：所述逻辑控制模块中包括时钟转换电路，所述时钟转换电路用于对外部时钟信号的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出；所述时钟转换电路具体用于：将外部时钟信号CLK经过由奇数个反相器构成的延时电路后再与CLK一起作为同或门的输入，该同或门的输出即为内部时钟信号；或者，将外部时钟信号CLK经过由偶数个反相器构成的延时电路后再与CLK一起作为异或门的输入，该异或门的输出即为内部时钟信号；或者，将外部时钟信号CLK经过由奇数个反相器构成的延时电路后再与CLK一起作为与门的输入，对CLK进行反相得到反相信号CLK_B，将CLK_B经过由奇数个反相器构成的延时电路后再与CLK_B一起作为另一个与门的输入，将这两个与门的输出均作为或门的输入，该或门的输出即为内部时钟信号。