| 主权项 |
一种校正电路，包含：复数个第一阻抗元件；复数个第二阻抗元件；以及一第一回授系统，该第一回授系统系用以选择M1个该第一阻抗元件和N1个该第二阻抗元件，以使该M1个第一阻抗元件与该N1个第二阻抗元件之一第一组合大致匹配于一第一电阻之一实际阻抗(R1)，该第一回授系统亦用以选择M2个该第一阻抗元件和N2个该第二阻抗元件，以使该M2个第一阻抗元件与该N2个第二阻抗元件之一第二组合大致匹配于该第一电阻之该实际阻抗，M1、N1、M2与N2为正整数；其中，根据M1、N1、M2与N2的值以及一目标阻抗(R2)，该第一回授系统为复数个第三阻抗元件产生一组第一校正信号，并为复数个第四阻抗元件产生一组第二校正信号。如申请专利范围第1项所述之校正电路，其中每一个该第一阻抗元件的尺寸系大致相同于每一个该第三阻抗元件的尺寸，并且每一个该第二阻抗元件的尺寸系大致相同于每一个该第四阻抗元件的尺寸。如申请专利范围第1项所述之校正电路，其中该第一组合系并联该M1个第一阻抗元件与该N1个第二阻抗元件，并且该第二组合系并联该M2个第一阻抗元件与该N2个第二阻抗元件。如申请专利范围第3项所述之校正电路，其中该组第一校正信号系用以由该复数个第三阻抗元件中选择M3个该第三阻抗元件，该组第二校正信号系用以由该复数个第四阻抗元件中选择N3个该第四阻抗元件，并且该M3个第三阻抗元件与该N3个第四阻抗元件之一第三组合大致匹配于该目标阻抗(R2)。如申请专利范围第4项所述之校正电路，其中该第三组合系并联该M3个第三阻抗元件与该N3个第四阻抗元件。如申请专利范围第5项所述之校正电路，其中i>X/i>表示一个该第一阻抗元件的阻抗值，i>Y/i>表示一个该第二阻抗元件的阻抗值，并且该第一回授系统系根据下列方程式决定M3与N3：@sIMGTIF!d10009.TIF@eIMG!其中的「∥」符号表示并联运算。如申请专利范围第1项所述之校正电路，其中该第一回授系统包含：一分压器(voltage divider)，该分压器包含该复数个第一阻抗元件、该复数个第二阻抗元件，以及该第一电阻；一比较器，该比较器系用以比较一参考电压与该分压器中之一第一分压，以产生一比较结果；以及一上数/下数计数器(up/down counter)，该上数/下数计数器系根据该比较结果上数/下数一二进位输出，该二进位输出系用以控制该复数个第一阻抗元件和该复数个第二阻抗元件。如申请专利范围第1项所述之校正电路，其中每一个该第一阻抗元件与每一个该第二阻抗元件分别包含一电晶体和一电阻。如申请专利范围第8项所述之校正电路，其中该电晶体系选择性地为一P型电晶体(PMOS)或一N型电晶体(NMOS)。如申请专利范围第1项所述之校正电路，该校正电路进一步包含：一第二回授系统，该第二回授系统系用以控制复数个第五阻抗元件和复数个第六阻抗元件，以使该复数个第五阻抗元件和该复数个第六阻抗元件之一第四组合大致匹配于该复数个第三阻抗元件和该复数个第四阻抗元件之一第三组合。如申请专利范围第1项所述之校正电路，其中该复数个第一阻抗元件的尺寸与该复数个第二阻抗元件的尺寸系分别符合一二进位制加权顺序(binary-weighted sequence)。一种产生一组第一校正信号与一组第二校正信号的方法，包含：由复数个第一阻抗元件中选择M1个该第一阻抗元件，并由复数个第二阻抗元件中选择N1个该第二阻抗元件，以使该M1个第一阻抗元件与该N1个第二阻抗元件之一第一组合大致匹配于一第一电阻之一实际阻抗(R1)，其中M1与N1为正整数；由该复数个第一阻抗元件中选择M2个该第一阻抗元件，并由该复数个第二阻抗元件中选择N2个该第二阻抗元件，以使该M2个第一阻抗元件与该N2个第二阻抗元件之一第二组合大致匹配于该第一电阻之该实际阻抗，其中M2与N2为正整数；以及根据M1、N1、M2与N2的值以及一目标阻抗(R2)，为复数个第三阻抗元件产生该组第一校正信号，并为复数个第四阻抗元件产生该组第二校正信号。如申请专利范围第12项所述之方法，其中每一个该第一阻抗元件的尺寸系大致相同于每一个该第三阻抗元件的尺寸，并且每一个该第二阻抗元件的尺寸系大致相同于每一个该第四阻抗元件的尺寸。如申请专利范围第12项所述之方法，其中该第一组合系并联该M1个第一阻抗元件与该N1个第二阻抗元件，并且该第二组合系并联该M2个第一阻抗元件与该N2个第二阻抗元件。如申请专利范围第14项所述之方法，其中该组第一校正信号系用以由该复数个第三阻抗元件中选择M3个该第三阻抗元件，该组第二校正信号系用以由该复数个第四阻抗元件中选择N3个该第四阻抗元件，并且该M3个第三阻抗元件与该N3个第四阻抗元件之一第三组合大致匹配于该目标阻抗(R2)。如申请专利范围第15项所述之方法，其中该第三组合系并联该M3个第三阻抗元件与该N3个第四阻抗元件。如申请专利范围第16项所述之方法，其中i>X/i>表示一个该第一阻抗元件的阻抗值，i>Y/i>表示一个该第二阻抗元件的阻抗值，并且M3与N3由下列方程式决定：@sIMGTIF!d10010.TIF@eIMG!其中的「∥」符号表示并联运算。如申请专利范围第12项所述之方法，其中每一个该第一阻抗元件与每一个该第二阻抗元件分别包含一电晶体和一电阻。如申请专利范围第18项所述之方法，其中该电晶体系选择性地为一P型电晶体(PMOS)或一N型电晶体(NMOS)。如申请专利范围第12项所述之方法，该方法进一步包含：控制复数个第五阻抗元件和复数个第六阻抗元件，以使该复数个第五阻抗元件和该复数个第六阻抗元件之一第四组合大致匹配于该复数个第三阻抗元件和该复数个第四阻抗元件之一第三组合。如申请专利范围第12项所述之方法，其中该复数个第一阻抗元件的尺寸与该复数个第二阻抗元件的尺寸系分别符合一二进位制加权顺序(binary-weighted sequence)。 |
