| 主权项 |
一种半导体装置，包括：一基板，其具有一受保护元件区、一防护环区和一外部元件区，该基板具有一第一导电类型；一受保护元件，位于该受保护元件区中；一静电放电功率箝制元件，位于该防护环区中，且包围该受保护元件，该静电放电功率箝制元件包括外部之一第一防护环和内部之一第二防护环，其中该第一防护环包括：一第一井区，其具有该第一导电类型；以及一第一掺杂区和一第二掺杂区，位于该第一井区中，且邻近于该基板的表面，其中该第一掺杂区和该第二掺杂区分别具有该第一导电类型和一第二导电类型；该第二防护环包括：一第二井区，其具有该第二导电类型；以及一第三掺杂区，位于该第二井区中，且邻近于该基板的表面，其中该第三掺杂区具有该第二导电类型；以及一输入/输出元件，位于该外部元件区中，且耦接于该静电放电功率箝制元件。如申请专利范围第1项所述之半导体装置，其中该第二防护环更包括一第四掺杂区，位于该第二井区中，且邻近于该基板的表面，其中该第四掺杂区具有该第一导电类型。如申请专利范围第2项所述之半导体装置，其中该第三掺杂区和该第四掺杂区皆耦接至一电源埠。如申请专利范围第2项所述之半导体装置，其中该第三掺杂区和该第四掺杂区系分别包围该受保护元件，且互相平行。如申请专利范围第1项所述之半导体装置，更包括：一静电放电侦测元件，耦接至该输入/输出元件和该静电放电侦测电源箝制元件。如申请专利范围第1项所述之半导体装置，其中该第一导电类型为n型，该第二导电类型为p型。如申请专利范围第1项所述之半导体装置，其中该第一导电类型为p型，该第二导电类型为n型。如申请专利范围第1项所述之半导体装置，其中该第一井区和该第二井区系藉由一浅沟槽隔离物隔开。如申请专利范围第1项所述之半导体装置，其中该第一掺杂区和该第二掺杂区系藉由一浅沟槽隔离物隔开。如申请专利范围第1项所述之半导体装置，其中该第一掺杂区和该第二掺杂区系分别包围该受保护元件，且互相平行。如申请专利范围第1项所述之半导体装置，其中该第一掺杂区和该第二掺杂区皆耦接至接地埠。如申请专利范围第5项所述之半导体装置，更包括一焊垫，耦合至该静电放电侦测元件。如申请专利范围第1项所述之半导体装置，其中该第二掺杂区、该第一井区、该基板、该第二井区和该第三掺杂区系构成一双载子电晶体。如申请专利范围第1项所述之半导体装置，其中该静电放电功率箝制元件耦接至该受保护元件和该输入/输出元件。一种半导体装置，包括：一p型基板，其具有一受保护元件区、一防护环区和一外部元件区；一受保护元件，位于该受保护元件区中；一静电放电功率箝制元件，位于该防护环区中，且包围该受保护元件，该静电放电功率箝制元件包括外部之一第一防护环和内部之一第二防护环，其中该第一防护环包括：一n型井区；以及一第一n型重掺杂区和一第一p型重掺杂区，位于该n型井区中，且邻近于该p型基板的表面；该第二防护环包括：一p型井区；以及一第二p型重掺杂区，位于该p型井区中，且邻近于该p型基板的表面；以及一输入/输出元件，位于该外部元件区中，且耦合于该静电放电功率箝制元件。如申请专利范围第15项所述之半导体装置，其中该p型井区更包括一第二n型重掺杂区，位于该p型井区中，且邻近于该p型基板的表面。如申请专利范围第16项所述之半导体装置，其中该第二n型重掺杂区和该第二p型重掺杂区皆耦皆耦接至一电源埠。如申请专利范围第16项所述之半导体装置，其中第二n型重掺杂区和该第二p型重掺杂区系分别包围该受保护元件，且互相平行。如申请专利范围第15项所述之半导体装置，更包括：一静电放电侦测元件，耦接至输入/输出元件和该静电放电侦测电源箝制元件。如申请专利范围第15项所述之半导体装置，其中该n型井区和该p型井区系藉由一浅沟槽隔离物隔开。如申请专利范围第15项所述之半导体装置，其中该第一n型重掺杂区和该第一p型重掺杂区系藉由一浅沟槽隔离物隔开。如申请专利范围第15项所述之半导体装置，其中该第一n型重掺杂区和该第一p型重掺杂区系分别包围该受保护元件，且互相平行。如申请专利范围第15项所述之半导体装置，其中该第一n型重掺杂区和该第一p型重掺杂区皆耦接至接地埠。如申请专利范围第19项所述之半导体装置，更包括一焊垫，耦合至该静电放电侦测元件。如申请专利范围第15项所述之半导体装置，其中该第一n型重掺杂区、该p型井区、该p型基板、该n型井区和该第二n型重掺杂区系构成一双载子电晶体。如申请专利范围第15项所述之半导体装置，其中该静电放电功率箝制元件耦接至该受保护元件和该输入/输出元件。 |
