| 主权项 |
一种积体电路，包括：一第一电晶体，其更包括：一第一主动区(First Active Region)，其包括一第一源极(First Source)与一第一汲极(First Drain)；以及一第一闸电极(First Gate Electrode)，其位于该第一主动区上方；以及一第二电晶体，其更包括：一第二主动区(Second Active Region)，其包括一第二源极(Second Source)与一第二汲极(Second Drain)；以及一第二闸电极(Second Gate Electrode)，其位于该第二主动区上方且与该第一闸电极连结；其中，该第一源极与该第二源极相互电性耦接，而该第一汲极与该第二汲极相互电性耦接一第三主动区(Third Active Region)，其与该第一与第二源极相邻，并且连结该第一源极及该第二源极。如申请专利范围第1项所述之积体电路，其更包括：一金属线(Metal Line)，其位于一金属化层(Metallization Layer)中；一第一介层窗，其连结该第一汲极与该金属线；以及一第二介层窗，其连结该第二汲极与该金属线。如申请专利范围第1项所述之积体电路，其更包括：一额外金属线(Additional Metal Line)，其位于一金属化层中；一第三介层窗，其连结该第一源极与该额外金属线；以及一第四介层窗，其连结该第二源极与该额外金属线。如申请专利范围第1项所述之积体电路，其中，该第一与第二电晶体系为N型(N-type)电晶体，且该第一与第二源极连结至一电源供应节点VSS。如申请专利范围第4项所述之积体电路，其更包括具有一汲极之P型(P-type)电晶体，其中该P型电晶体与该第一与第二电晶体之第一与第二汲极连结，且该P型电晶体之一源极与一电源供应节点VDD连结。如申请专利范围第1项所述之积体电路，其中，该第一与第二闸电极系为一直导线(Straight Conductive Line)的一部分。一种双埠静态随机存取记忆体单元，包括：一第一上拉电晶体(First Pull-up Transistor)，其具有一第一源极与一第一汲极；一第二上拉电晶体(Second Pull-up Transistor)，其具有一第二源极与一第二汲极；一第一下拉电晶体(First Pull-down Transistor)，其更包括：一第一汲极端(First Drain End)，其与该第一上拉电晶体之该第一汲极连结；以及一第一闸极端(First Gate End)，其与该第一上拉电晶体之闸极连结；以及一第二下拉电晶体(Second Pull-down Transistor)，其更包括：一第二汲极端(Second Drain End)，其与该第二上拉电晶体之该第二汲极连结；以及一第二闸极端(Second Gate End)，其与该第二上拉电晶体之闸极连结；其中，该第一下拉电晶体更包括；一第一子电晶体；以及一第二子电晶体；其中，该第一子电晶体之汲极与该第二子电晶体之汲极连结以形成该第一汲极端，该第一子电晶体之源极与该第二子电晶体之源极连结以形成一第一源极端，以及该第一子电晶体之闸极与该第二子电晶体之闸极连结以形成该第一闸极端，且该第二子电晶体具有一第二主动区；以及该第二下拉电晶体更包括：一第三子电晶体；以及一第四子电晶体；其中，该第三子电晶体之汲极与该第四子电晶体之汲极连结以形成该第二汲极端，该第三子电晶体之源极与该第四子电晶体之源极连结以形成一第二源极端，以及该第三子电晶体之闸极与该第四子电晶体之闸极连结以形成该第二闸极端；以及一第一与第二传输闸极电晶体(Pass-gate Transistor)，其分别具有连结至该第一下拉电晶体之该第一汲极之一源极/汲极(Source/Drain)；以及一第三与第四传输闸极电晶体，其分别具有连结至该第二下拉电晶体之该第二汲极之一源极/汲极；以及该第二主动区延伸超过该第一传输闸极电晶体之闸电极线(Gate Electrode Line)，且该第二主动区与该闸电极线形成一假电晶体(Dummy Transistor)。如申请专利范围第7项所述之双埠静态随机存取记忆体单元，其中，该第一与第二子电晶体之源极藉由一绝缘区(Insulating Region)而未直接电性连结，并且藉由一金属线与与一连结接触层而相互电性连结。如申请专利范围第8项所述之双埠静态随机存取记忆体单元，其中，该第一与第二子电晶体之汲极藉由一绝缘区而未直接电性连结，并且藉由一金属线与与一连结接触层而相互电性连结。如申请专利范围第8项所述之双埠静态随机存取记忆体单元，其中，该第一与第二子电晶体藉由一主动区而相连结。如申请专利范围第8项所述之双埠静态随机存取记忆体单元，其中，该第一电晶体之通道区(Channel Region)藉由一第一绝缘区而与该第二电晶体之通道区相隔，且该第三电晶体之通道区藉由一第二绝缘区而与该第四电晶体之通道区相隔。如申请专利范围第7项所述之双埠静态随机存取记忆体单元：其中，该第一、第二、第三与第四传输闸极电晶体之每一传输闸极电晶体系更包括与一位元线(bit-line)连结之一额外源极/汲极区(Additional Source/Drain Region)如申请专利范围第12项所述之双埠静态随机存取记忆体单元，其中，该第一子电晶体与该第一传输闸极电晶体共享一第一主动区，且该第一与第二主动区藉由一绝缘区而相隔。一种半导体架构，包括：一第一静态随机存取记忆体(SRAM)单元，其更包括：一第一主动区；与该第一主动区平行之一第二主动区，其中该第一与第二主动区之长轴方向(Longitudinal Direction)表示为一第一方向；一第一闸极多晶矽(Gate Poly)，其自该第一主动区的上方延申至该第二主动区的上方，其中该第一闸极多晶矽之长轴方向表示为一第二方向且与该第一方向垂直；一第一金属线，其位于一金属化层中，并且电性连结于该第一主动区之第一部位(First Portion)与该第二主动区之第一部位；以及一第一导电特性(First Conductive Feature)，其电性连结于该第一主动区之第二部位(Second Portion)与该第二主动区之第二部位，其中该第一主动区之第二部位系位于该第一主动区之该第一部位对应该第一闸极多晶矽的相反侧(Opposite Side)，且该第二主动区之第二部位系位于该第二主动区之该第一部位对应该第一闸极多晶矽的相反侧；以及该第一导电特性包括与该第一与第二主动区之第二部位邻接之一第三主动区，其中该第三主动区仅位于该第一闸极多晶矽的其中一侧。如申请专利范围第14项所述之半导体架构，其中，该第一导电特性更包括：一额外金属线(Additional Metal Line)，其位于一金属化层中；一第一接触层(Contact)，其连结至该额外金属线与该第一主动区之该第二部位；以及一第二接触层，其连结至该额外金属线与该第二主动区之该第二部位。如申请专利范围第14项所述之半导体架构，其更包括：位于该第一主动区上方之一第二闸极多晶矽，其中该第二闸极多晶矽平行于该第一闸极多晶矽；以及一字元线，其与该第二闸极多晶矽连结。如申请专利范围第16项所述之半导体架构，其中，该第二主动区系仅位于该第二闸极多晶矽的其中一侧。如申请专利范围第16项所述之半导体架构，其中，该第二主动区延伸于该第二闸极多晶矽的两侧，且该第二主动区与该第二闸极多晶矽形成一假电晶体。如申请专利范围第16项所述之半导体架构，其更包括：一第二SRAM单元，其更包括：该第一主动区；与该第一主动区平行之一第四主动区，其中该第四主动区之长轴方向表示为该第一方向，且该第四主动区与该第二主动区分隔；一第三闸极多晶矽，其自该第一主动区的上方延申至该第四主动区的上方，其中该第三闸极多晶矽之长轴方向表示为该第二方向；一第二金属线，其电性连结于该第一主动区之第三部位(Third Portion)与该第四主动区之第一部位；以及一第二导电特性(Second Conductive Feature)，其电性连结于该第一主动区之第四部位(Fourth Portion)与该第四主动区之第二部位，其中该第一主动区之第四部位系位于该第一主动区之该第三部位对应该第三闸极多晶矽的相反侧，且该第四主动区之第二部位系位于该第三主动区之该第一部位对应该第三闸极多晶矽的相反侧。如申请专利范围第19项所述之半导体架构，其更包括：一第三SRAM单元，其更包括：该第一主动区；一第四闸极多晶矽，其自该第一主动区的上方延申至该第二主动区的上方，其中该金属线位于该第一与第四闸极多晶矽之间；以及一第三导电特性(Third Conductive Feature)，其电性连结于该第一主动区之第三部位(Third Portion)与该第二主动区之第三部位，其中该第一主动区之第三部位系位于该第一主动区之该第二部位对应该第三闸极多晶矽的相反侧，且该第二主动区之第三部位系位于该第二主动区之该第二部位对应该第四闸极多晶矽的相反侧。 |
