| 主权项 |
一种包括至少一缓冲器介面级之缓冲器电路，该缓冲器介面级包含：一第一反相器，其具有一耦接至该缓冲器电路之第一输入端子之输入节点及一耦接至该缓冲器电路之一输出端子的输出节点；一第二反相器，其具有一耦接至该缓冲器电路之一第二输入端子之输入节点及一输出节点；一第三反相器，其具有一耦接至该输出端子之输入节点及一耦接至该第二反相器之该输出节点的输出节点；一第四反相器，其具有一耦接至该第二反相器之该输出节点之输入节点及一耦接至该输出端子的输出节点；一第五反相器，其具有一输入节点及一耦接至该输出端子的输出节点；一第一可调整电阻性元件，其耦接于该输出端子与该第五反相器之该输入节点之间；一第六反相器，其具有一输入节点及一耦接至该第二反相器之该输出节点的输出节点；及一第二可调整电阻性元件，其耦接于该第二反相器之该输出节点与该第六反相器的该输入节点之间。如请求项1所述之缓冲器电路，其中该第二输入端子包含一参考电压及该第一输入端子之一互补输入中的一者。如请求项1所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一PMOS电晶体，其具有一耦接至一第一供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极；及一NMOS电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极。如请求项1所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一PMOS电晶体，其具有一耦接至一第一供应电压之源极，一耦接至该参考电压的闸极，及一耦接至该反相器之该输出节点的汲极；及一NMOS电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极。如请求项1所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一PMOS电晶体，其具有一耦接至一第一供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极；及一NMOS电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该参考电压的闸极，及一耦接至该反相器之该输出节点的汲极。如请求项1所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一可调整电阻性元件，其耦接于一第一供应电压与该反相器之该输出节点之间；及一电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极。如请求项1所述之缓冲器电路，其中该第一可调整电阻性元件及该第二可调整电阻性元件中之至少一者包含一导通状态之传输闸、一电阻器及一导通状态之电晶体中之至少一者。一种包含至少一缓冲器介面级之缓冲器电路，该缓冲器介面级包含：一第一反相器，其具有一耦接至一第一输入端子之输入节点及一耦接至一第一输出端子的输出节点；一第二反相器，其具有一耦接至一第二输入端子之输入节点及一耦接至一第二输出端子的输出节点；一第三反相器，其具有一耦接至该第一输出端子之输入节点及一耦接至该第二输出端子的输出节点；一第四反相器，其具有一耦接至该第二输出端子之输入节点及一耦接至该第一输出端子的输出节点；一第五反相器，其具有一输入节点及一耦接至该第一输出端子的输出节点；一第一传输闸，其耦接于该第一输出端子与该第五反相器之该输入节点之间；一第六反相器，其具有一输入节点及一耦接至该第二输出端子的输出节点；及一第二传输闸，其耦接于该第二输出端子与该第六反相器的该输入节点之间。如请求项8所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一PMOS电晶体，其具有一耦接至一第一供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极；及一NMOS电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极。如请求项8所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一PMOS电晶体，其具有一耦接至一第一供应电压之源极，一耦接至该参考电压的闸极，及一耦接至该反相器之该输出节点的汲极；及一NMOS电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极。如请求项8所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一PMOS电晶体，其具有一耦接至一第一供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极；及一NMOS电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该参考电压的闸极，及一耦接至该反相器之该输出节点的汲极。如请求项8所述之缓冲器电路，其中该第一反相器、该第二反相器、该第三反相器、该第四反相器、该第五反相器及该第六反相器中之至少一反相器包含：一可调整电阻性元件，其耦接于一第一供应电压与该反相器之该输出节点之间；及一电晶体，其具有一耦接至一第二供应电压之源极，一耦接至该反相器之该输入节点的闸极，及一耦接至该反相器之该输出节点的汲极。一种包括至少一缓冲器介面级之缓冲器电路，该缓冲器介面级包含：一差动对，用以接收该缓冲器介面级之输入信号，且自该等输入信号产生放大信号；一耦接至该差动对之杂讯减少电路，该杂讯减少电路用以滤除该等输入信号中之杂讯；及一耦接至该差动对及该杂讯减少电路之频宽控制电路，该频宽控制电路用以控制该等放大信号之频宽分配。如请求项13所述之缓冲器电路，其中该缓冲器介面级具有一第一输入端子及一第二输入端子以用于接收该等输入信号，且该差动对包含：一第一反相器，其具有一耦接至该第一输入端子之输入节点及一耦接至该缓冲器电路之一输出端子的输出节点；及一第二反相器，其具有一耦接至该第二输入端子之输入节点；其中该频宽控制电路包含：一第五反相器，其具有一输入节点及一耦接至该第一输出端子的输出节点；一第一可调整电阻性元件，其耦接于该输出端子与该第五反相器之该输入节点之间；一第六反相器，其具有一输入节点及一耦接至该第二反相器之该输出节点的输出节点；及一第二可调整电阻性元件，其耦接于该第二反相器之该输出节点与该第六反相器的该输入节点之间。如请求项14所述之缓冲器电路，其中该第二输入端子包含一参考电压及该第一输入端子之一互补输入中的一者。如请求项14所述之缓冲器电路，其中该缓冲器电路具有一第一输出端子及一第二输出端子以用于输出该等放大信号，且该杂讯减少电路包含：一第三反相器，其具有一耦接至该第一输出端子之输入节点及一耦接至该第二反相器之输出节点的输出节点；及一第四反相器，其具有一耦接至该第二反相器之该输出节点的输入节点及一耦接至该第一输出端子之输出节点。如请求项14所述之缓冲器电路，其中该第一可调整电阻性元件及该第二可调整电阻性元件中之至少一者包含一导通状态之传输闸、一电阻器及一导通状态之电晶体中之至少一者。一种操作一具有至少一缓冲器介面级之缓冲器电路的方法，其包含以下步骤：将输入信号提供至一差动对；藉由该差动对自该等输入信号产生放大信号；藉由一杂讯减少电路滤除该等输入信号中之杂讯；及藉由一频宽控制电路控制该等放大信号的频宽分配；其中该频宽控制电路包含：一第五反相器，其具有一输入节点及一耦接至该第一输出端子的输出节点；一第一可调整电阻性元件，其耦接于该输出端子与该第五反相器之该输入节点之间；一第六反相器，其具有一输入节点及一耦接至该第二反相器之该输出节点的输出节点；及一第二可调整电阻性元件，其耦接于该第二反相器之该输出节点与该第六反相器的该输入节点之间。如请求项18所述之方法，其中该缓冲器电路具有一第一输入端子及一第二输入端子以用于接收该等输入信号，且该差动对包含：一第一反相器，其具有一耦接至该第一输入端子之输入节点及一耦接至该缓冲器电路之一输出端子的输出节点；及一第二反相器，其具有一耦接至该第二输入端子之输入节点。如请求项19所述之方法，其中该缓冲器电路具有一第一输出端子及一第二输出端子以用于输出该等放大信号，且该杂讯减少电路包含：一第三反相器，其具有一耦接至该第一输出端子之输入节点及一耦接至该第二反相器之输出节点的输出节点；及一第四反相器，其具有一耦接至该第二反相器之该输出节点的输入节点及耦接至该第一输出端子之输出节点。 |
