测量外延图形偏移量的电学测试结构及其方法

摘要

一种测量外延图形偏移量的电学测试结构，包括：埋层，形成在半导体衬底表面；外延层，形成在半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的预设偏移量；接触孔，形成在所述插栓区表面；以及在所述相邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第三导电连线。所述测量外延图形偏移量的方法包括：对具有不同预设偏移量的电学测试结构分别进行电学测试。本发明通过利用电学测试结构测量外延图形偏移量，不仅使得测量精确度更高，而且可以有效减少外延后图形对外延前图形的套准误差。

主权项

一种测量外延图形偏移量的电学测试结构，其特征在于，所述测量外延图形偏移量的电学测试结构包括：埋层，形成在半导体衬底表面；外延层，形成在具有所述埋层的半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的预设偏移量；接触孔，形成在所述插栓区表面；以及，在所述相邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第三导电连线；插栓区沿相同方向偏移，并具有不同预设偏移量的各电学测试结构形成一电学测试结构组。