| 主权项 |
一种记忆胞阵列，包括：一半导体基板；多个记忆胞以多条行以及至少一条列的形式配置于该半导体基板上；各该些记忆胞包括一源极区、一汲极区、一第一闸极、一第二闸极、一第一电荷储存位置以及一第二电荷储存位置，其中该第一闸极对应该第一电荷存储位置并设置在该第一电荷存储位置上，该第二闸极对应该第二电荷存储位置并设置在该第二电荷存储位置上；多条闸极控制线，各该闸极控制线对应于该些记忆胞所构成之该行之一，且连接该对应行中的该记忆胞之该第一闸极；以及至少一条字元线，各该字元线对应于该些记忆胞所构成之该列之一，且连接该对应列中的该记忆胞之该第二闸极。如申请专利范围第1项所述之记忆胞阵列，更包括数条第一位元线，对应于该些记忆胞所构成之该行，且与该至少一列中的该记忆胞之该汲极连接；以及数条第二位元线，对应于该些记忆胞所构成之该行，且与该至少一列中的该记忆胞之该源极连接。如申请专利范围第2项所述之记忆胞阵列，该些第一位元线与该些第二位元线是于该半导体基板中的掺杂区。如申请专利范围第3项所述之记忆胞阵列，该些掺杂区是n型重掺杂区(n+ region)，而掺杂浓度介于1019到1020/cm3。如申请专利范围第1项所述之记忆胞阵列，其中该第一闸极与该第二闸极各包括一多晶矽层与一金属矽化物层。如申请专利范围第1项所述之记忆胞阵列，其中该记忆胞包括一第一二氧化矽层、一氮化矽层以及一第二二氧化矽层；且该第一二氧化矽层、该氮化矽层以及该第二二氧化矽层构成该记忆胞的该第一电荷储存位置以及该第二电荷储存位置。如申请专利范围第1项所述之记忆胞阵列，其中该第一闸极与该第二闸极之间存在一介电区；该介电区使该第一电极与该第二电极之间有一隔离区域；且该隔离区域的宽度约是介于10到40nm之间。如申请专利范围第7项所述之记忆胞阵列，该隔离区域的宽度约是30nm。如申请专利范围第1项所述之记忆胞阵列，其中该第一闸极位于该汲极旁；且该第二闸极位于该源极旁。如申请专利范围第1项所述之记忆胞阵列，其中该闸极控制线包括金属矽化物沉积层。如申请专利范围第1项所述之记忆胞阵列，其中位于该至少一列中的该些记忆胞，以源极对源极与汲极对汲极的方式连接。一种记忆胞阵列的制造方法，包括：在一基底上依序形成一介电层以及一导体层，该介电层以及该导体层构成多条行；于每条该行的中心部位移除该介电层以及该导体层以形成一预先决定宽度的空间，使得各该行隔离为第一部份以及第二部份，该第一部份包含一第一闸极和该介电层以及该第二部份包含一第二闸极和该介电层；以及图案化该第一闸极以及该第二闸极，以形成数条列，且每条该行的该第一闸极互相连接，并使每条该列的该些第二闸极没有连接，而且该第一部份的该介电层具有一第一电荷存储位置，该第二部份的该介电层具有一第二电荷存储位置，并且该第一闸极对应该第一电荷存储位置并设置在该第一电荷存储位置上，该第二闸极对应该第二电荷存储位置并设置在该第二电荷存储位置上。如申请专利范围第12项所述之记忆胞阵列的制造方法，该导体层的材料包括金属矽化物。如申请专利范围第12项所述之记忆胞阵列的制造方法，该介电层包括一氮化矽层。如申请专利范围第12项所述之记忆胞阵列的制造方法，更包括由一金属层将各该列中相邻该行中的该些第二闸极共同连接。如申请专利范围第12项所述之记忆胞阵列的制造方法，更包括在各该相邻行间的该基底内植入载子。 |
