| 主权项 |
一种包含一具有一多层结构的积层层之积层板，该多层结构包括一信号配线图案，一连接至该信号配线图案之垫，一沿该垫配置于与该垫相同的层上之绝缘部份，及一沿该绝缘部份配置于与该垫相同的层上之导体，其中该多层结构具有至少两不同禁止区，其中该禁止区被界定为该垫的一轮廓与最接近该相同层上的该垫之该导体之间的一最小间隔。如申请专利范围第1项之积层板，其中该禁止区在该多层结构中于至少两层之间为不同。如申请专利范围第1项之积层板，其中该禁止区在该相同层上于至少两点之间为不同。如申请专利范围第3项之积层板，其中该多层结构包括一使用于较高频信号传输之第一通路，及一使用于一比该第一通路更低频信号的传输之第二通路，该第一通路具有一大于该第二通路者之禁止区。如申请专利范围第3项之积层板，其中当该绝缘部份具有多个微孔部份时，以该垫的轮廓与该等多个微孔部份的一轮廓之间的一最小距离、及该绝缘部份的面积为基础来决定该禁止区。如申请专利范围第1项之积层板，其中该多层结构包括一最接近一外部印刷板之第一传导层，及一最接近该第一传导层之第二传导层，及其中该第二传导层的禁止区大于该第一传导层者。如申请专利范围第6项之积层板，其中当该第二传导层的一垫以该第一传导层的一垫所取代时，该第二传导层的禁止区落在0至120 μm之间。如申请专利范围第6项之积层板，其中该第二传导层具有120 μm或更大的一禁止区藉以相较于该包括具有60 μm的一禁止区之第二传导层的积层板而言将一频率损失改良2 dB或更大。如申请专利范围第6项之积层板，其中该多层结构进一步包括位于该第一传导层相对于该第二传导层的一相对侧处之一最接近一外部印刷板之第三传导层，及其中该第三传导层的禁止区等于或小于该第二传导层者。如申请专利范围第1项之积层板，其中该多层结构具有一包含该垫之有垫传导层，及一在一对应于该有垫传导层的垫之位置处不具有垫且具有该绝缘层之无垫传导层。如申请专利范围第1项之积层板，其中该多层结构具有一包含该垫之有垫传导层，及一在一对应于该有垫传导层的垫之位置处不具有垫、且具有由多个微孔制成的该绝缘层之无垫传导层。一种电子组件，包含根据申请专利范围第1项之一积层板。如申请专利范围第12项之电子组件，其中该电子组件为一BGA封装体。一种电子装置，包含一包括根据申请专利范围第1项之一积层板之电子组件。一种积层板，包含一具有一多层结构之核心层，该多层结构包括一信号配线图案，一连接至该信号配线图案之垫，一沿该垫配置于与该垫相同的层上之绝缘部份，及一沿该绝缘部份配置于与该垫相同的层上之导体，其中该多层结构具有至少两不同禁止区，其中该禁止区被界定为该垫的一轮廓与最接近该相同层上的该垫之该导体之间的一最小间隔。一种电子组件，包含根据申请专利范围第15项之一积层板。一种电子装置，包含根据申请专利范围第15项之一积层板。一种用于制造一积层板之方法，该积层板包括一具有一多层结构之积层层，该多层结构包括一信号配线图案，一连接至该信号配线图案之垫，一沿该垫配置于与该垫相同的层上之绝缘部份，及一沿该绝缘部份配置于与该垫相同的层上之导体，该方法包含形成该垫、该导体、及该绝缘部份以使该多层结构具有至少两不同禁止区之步骤，其中该禁止区被界定为该垫的一轮廓与最接近该相同层上的该垫之该导体之间的一最小间隔。如申请专利范围第18项之方法，其中该形成步骤系在该多层结构中形成两不同信号传输通路，且令该禁止区在该相同层上的至少两点之间为不同以使一较大禁止区设定至该等两不同信号传输通路的一者，该一者比起另一者具有一较高信号传输速度。一种用于制造一积层板之方法，该积层板包括一具有一多层结构之核心层，该多层结构包括一信号配线图案，一连接至该信号配线图案之垫，一沿该垫配置于与该垫相同的层上之绝缘部份，及一沿该绝缘部份配置于与该垫相同的层上之导体，该方法包含形成该垫、该导体、及该绝缘部份以使该多层结构具有至少两不同禁止区之步骤，其中该禁止区被界定为该垫的一轮廓与最接近该相同层上的该垫之该导体之间的一最小间隔。 |
