| 主权项 |
一种用以对记忆体结构读取或写入资料之方法，其包含下列步骤：针对一个处理器、一个图形控制器以及一个输入/输出(I/O)装置各者执行下列步骤，以分别针对该处理器、该图形控制器及该I/O装置各者而以微铺砖方式对一个记忆体结构读/写资料，其中该记忆体结构系由多个记忆体通道组成、各个记忆体通道系由分开的数个子通道组成、各个该等子通道系由记忆体模组的一个相同各别集合所组成、且各个该等记忆体模组系由多于一个的积体电路组成：定址在一个相同记忆体通道内的数个子通道，藉由将相同较高排序位址资讯进送至该记忆体通道内的各个该等子通道，及个别地定址具有较低排序位址资讯的各个该等子通道；以及个别地在各个子通道内对该子通道之个别记忆体模组读/写资料。如申请专利范围第1项之方法，其更包含下列步骤：针对各个该等记忆体通道而操作一个不同的记忆体控制器。如申请专利范围第1项之方法，其更包含下列步骤：定址在同一个不同记忆体通道内的子通道，藉由将第二相同较高排序位址资讯进送给在该不同记忆体通道内的各个该等子通道，及个别地定址具有较低排序位址资讯的在该不同记忆体通道内的各个该等子通道；以及，个别地在该不同记忆体通道内对该子通道之各别记忆体模组读/写资料。如申请专利范围第1项之方法，其中该方法更包含个别地针对各个记忆体通道而执行下列步骤：分派要被写至该记忆体通道内之子通道的资料，并重新排序该资料。如申请专利范围第4项之方法，其中，分派要被写至子通道的资料之步骤更包含下列步骤：将该记忆体通道之位元组平均地在该记忆体通道之子通道间分派。一种用以对记忆体结构读取或写入资料之装置，其包含：一个记忆体控制区块，用以针对一个处理器、一个图形控制器以及一个输入/输出(I/O)装置各者而分别针对该处理器、该图形控制器及该I/O装置各者以微铺砖式对一个记忆体结构读/写资料，其中该记忆体结构系由多个记忆体通道组成、各个记忆体通道系由分开的数个子通道组成、各个该等子通道系由记忆体模组的一个相同各别集合所组成、且各个该等记忆体模组系由多于一个的积体电路组成，该记忆体控制区块包含：针对一个相同记忆体通道中之各个各别子通道的数个共享较高顺序位址资讯线，以及针对在该相同记忆体通道中之各个该等子通道的数个个别较低顺序位址资讯线；以及，针对在该相同记忆体通道中之各个子通道的数个个别资料线。如申请专利范围第6项之装置，其更包含：针对各个该等记忆体通道的一个不同的记忆体控制器。如申请专利范围第6项之装置，其更包含：针对在一第二不同记忆体通道中之各个各别子通道的数个共享较高顺序位址资讯线，以及针对在该第二不同记忆体通道中之各个该等子通道的数个个别较低顺序位址资讯线；以及，针对在该第二不同记忆体通道中之各个子通道的数个个别资料线。如申请专利范围第6项之装置，其中该记忆体控制区块针对各个记忆体通道更包含：子通道分派逻辑器件，以分派要被写至在该记忆体通道内之子通道的资料，以及重新排序器件，以重新排序经分派之该资料。如专利范围第9项之装置，其中对要被写至子通道之资料的分派动作更包含将该记忆体通道之位元组平均地在该记忆体通道之子通道间分派。 |
