| 主权项 |
一种多组态位移器，其包含：一U位元筒型位移阵列(Barrel Shift Array)，其系具有一资料输入端、((log2U)×U)个多工选择器以及一资料输出端，该资料输入端系用以接收U位元资料，该资料输出端系用以输出位移结果，每一多工选择器系具有一选择讯号为0之输入点及一选择讯号为b>1/b>之输入点，该些多工选择器系以座标(row,column)表示位置，其中row及column系为非负整数；复数个S位元组态分割器，其系分别设置于该U位元筒型位移阵列中座标(I,S×J－2I＋N)之该些多工选择器之该些选择讯号为b>1/b>之输入点，其中I与J系为普通变数，且范围分别为0≦I<log2S及0<J<U/S，而N系为非负整数，且N<2I；以及至少一位元组态控制线，其系连接该些S位元组态分割器，且可以0输入或1输入控制该些S位元组态分割器之动作以决定该多组态位移器之位移运算。如申请专利范围第1项所述之多组态位移器，其另包含有一输入转换选择单元，该输入转换选择单元系连接于该资料输入端，且可左右对调输入位元之顺序。如申请专利范围第2项所述之多组态位移器，其另包含有一输出转换选择单元，该输出转换选择单元系连接于该资料输出端，且可左右对调输出位元之顺序。如申请专利范围第3项所述之多组态位移器，其另包含有一转换控制线，该转换控制线系连接该输入转换选择单元及该输出转换选择单元，且控制该输入转换选择单元及该输出转换选择单元之动作。如申请专利范围第1项所述之多组态位移器，其另包含有至少一AND逻辑闸，该AND逻辑闸系连接至少一S位元组态分割器。如申请专利范围第5项所述之多组态位移器，其中该AND逻辑闸系连接至少一多工选择器。如申请专利范围第5项所述之多组态位移器，其另包含有一位移组态控制线，该位移组态控制线系连接该AND逻辑闸，且控制该AND逻辑闸之动作。如申请专利范围第1项所述之多组态位移器，其中该些S位元组态分割器系可为AND逻辑闸。一种多组态位移器之设计方法，其包含：提供一U位元筒型位移阵列(Barrel Ahift Array)，该U位元筒型位移阵列系具有一资料输入端、((log2U)×U)个多工选择器以及一资料输出端，该资料输入端系用以接收U位元资料，该资料输出端系用以输出位移结果，每一多工选择器系具有一选择讯号为0之输入点及一选择讯号为b>1/b>之输入点，该些多工选择器系以座标(row,column)表示位置，其中row及column系为非负整数；设置复数个S位元组态分割器于该U位元筒型位移阵列中座标(I,S×J－2I＋N)之该些多工选择器之该些选择讯号为b>1/b>之输入点，其中I与J系为普通变数，且范围分别为0≦I<log2S及0<J<U/S，而N系为非负整数，且N<2I；以及以至少一位元组态控制线连接该些S位元组态分割器，该位元组态控制线系可以0输入或1输入控制该些S位元组态分割器之动作以决定该多组态位移器之位移运算。如申请专利范围第9项所述之多组态位移器之设计方法，其另包含于该资料输入端连接一输入转换选择单元，该输入转换选择单元系可左右对调输入位元之顺序。如申请专利范围第10项所述之多组态位移器之设计方法，其另包含于该资料输出端连接一输出转换选择单元，该输出转换选择单元系可左右对调输出位元之顺序。如申请专利范围第11项所述之多组态位移器之设计方法，其另包含利用一转换控制线连接该输入转换选择单元及该输出转换选择单元，以控制该输入转换选择单元及该输出转换选择单元之动作。如申请专利范围第9项所述之多组态位移器之设计方法，其另包含利用至少一AND逻辑闸连接至少一S位元组态分割器。如申请专利范围第13项所述之多组态位移器之设计方法，其中该AND逻辑闸系连接至少一多工选择器。如申请专利范围第13项所述之多组态位移器之设计方法，其另包含利用一位移组态控制线连接该AND逻辑闸，以控制该AND逻辑闸之动作。如申请专利范围第9项所述之多组态位移器之设计方法，其中该些S位元组态分割器系可为AND逻辑闸。 |
