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Circuit de commutation d'horloges comportant une première entrée destinée à recevoir un premier signal d'horloge (101) à une fréquence alternativement égale à une première valeur F1 ou une deuxième valeur F2, une seconde entrée destinée à recevoir un deuxième signal d'horloge (102) ,synchrone dudit premier signal d'horloge, à une troisième fréquence F3 et une sortie destinée à délivrer un troisième signal d'horloge (110) à une fréquence alternativement égale à ladite première valeur F1 ou ladite troisième valeur F3.
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