| 主权项 |
一种可配置的任意整数半整数分频器装置，包括模式选择及输出部分、配置数据锁存部分和分频计数部分，其特征在于模式选择及输出部分分别与配置数据锁存部分和分频计数部分相连接；其中外部复位信号输入到配置数据锁存部分和分频计数部分，分频系数输入信号和分频模式输入信号输入到配置数据锁存部分，待分频时钟信号输入到模式选择及输出部分，模式选择及输出部分输出分频输出信号；配置数据锁存部分通过信号n和mod连接到模式选择及输出部分，模式选择及输出部分通过信号N、x、y、z连接到到分频计数部分；分频计数部分包括8位加法计数器、8位比较器、1位D触发器、1位T触发器，其内部连接关系为：信号x接到8位加法计数器和1位D触发器的时钟输入端，8位加法计数器的数值输出端与信号N接8位比较器，8位比较器的输出端接1位D触发器的输入端，1位D触发器的输出端接1位T触发器的时钟输入端，复位信号接8位加法计数器、1位D触发器、1位T触发器的复位端，1位T触发器输出信号z；配置数据锁存部分主要包括一个8位锁存器和一个3位锁存器，其内部连接关系为：分频系数输入信号输入到8位锁存器的数值输入端，分频模式输入信号输入到3位锁存器的数值输入端，8位锁存器输出信号n，3位锁存器输出信号mod，复位信号并联接8位锁存器和3位锁存器的使能端；模式选择及输出部分主要包括2选1数据选择器MUX1、2选1数据选择器MUX2、3选1数据选择器MUX3、异或门、右移移位逻辑、自加1加法器，其内部连接关系为：clk_in与z信号接异或门的输入端，异或门的输出端、clk_in接2选1数据选择器MUX1的数值输入端，y、z接2选1数据选择器MUX2的数值输入端，n信号接自加1加法器和右移移位逻辑的输入端，n、n1、n2接3选1数据选择器MUX3的数值输入端，mod信号并联接到2选1数据选择器MUX1、2选1数据选择器MUX2、3选1数据选择器MUX3的地址输入端，2选1数据选择器MUX1输出x信号，2选1数据选择器MUX2输出clk_out信号，3选1数据选择器MUX3输出N信号。 |
