低功耗FPGA、及降低FPGA的功耗的方法

摘要

本发明公开了一种低功耗现场可编程门阵列(FPGA)，应用于时分双工通信系统中，该FPGA不仅包括：基于工作时钟而运行的上行链路处理部分和下行链路处理部分，还包括：控制模块，用于根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙屏蔽下行链路处理部分的工作时钟、在下行时隙屏蔽上行链路处理部分的工作时钟。本发明还公开了一种降低FPGA功耗的方法。由于数字电路在没有时钟驱动时只存在静态功耗，不存在动态功耗，因此，应用本发明能够有效降低FPGA的功耗。

主权项

一种低功耗现场可编程门阵列FPGA，应用于时分双工通信系统中；所述FPGA包括：基于工作时钟而运行的上行链路处理部分和下行链路处理部分；其特征在于，所述FPGA还包括：控制模块，用于根据所述时分双工通信系统中的上下行时隙的收发转换信号，在上行时隙时，禁止所述下行链路处理部分的工作时钟的产生、输出或接收；在下行时隙时，禁止所述上行链路处理部分的工作时钟的产生、输出或接收。