一种通用可配置并行扰码实现装置及方法

摘要

本发明涉及一种通用的可配置并行扰码实现装置及方法，该装置包括256位寄存器、输入配置信号sel_0、sel_1和sel_2；当sel_1为高电平时该装置被配置为128路并行扰码发生器；当sel_1为低电平并且sel_0为高电平时该装置被配置为256路并行扰码发生器；当sel_1、sel_0均为低电平，且sel_2为高电平时该装置被配置为4套64路并行扰码发生器，当sel_1、sel_0、sel_2均为低电平时该装置被配置为1套64路并行扰码发生器。本发明可以利用低速电路完成对高速10G或40G数据流的并行扰码功能，不仅能够分别配置成64路、128路或者256路并行扰码发生器，还能同时配置成4个通道的64路并行扰码电路。

主权项

一种通用可配置并行扰码实现装置，其特征在于该装置包括256位寄存器、输入配置信号端sel_0和sel_1；当sel_1为高电平时该装置被配置为128路并行扰码发生器；当sel_1为低电平并且sel_0为高电平时该装置被配置为256路并行扰码发生器；当sel_1为低电平并且sel_0为低电平时该装置被配置为64路并行扰码发生器；其中各路并行扰码发生器的配置是通过对256位寄存器赋予不同的并行扰码器初始值来实现的。