低功耗无交叠四相时钟电路及实现方法

摘要

本发明公开一种低功耗无交叠四相时钟电路，其特征在于包括：第一组合逻辑模块，用于接收主时钟信号并输出与主时钟信号同相或反相的四个时钟信号；一时序逻辑模块，接收所述四个时钟信号作为内部锁存器的时钟输入，并输出四个分频时钟信号；第二组合逻辑模块，用于接收所述四个分频时钟信号，并输出相邻时钟之间相位相差90°的四相时钟。本发明还公开了一种低功耗无交叠四相时钟的实现方法。本发明的有益效果在于：利用门电路自身的延时来实现时钟无交叠，电路结构简单，可靠性高，性能好，功耗低，面积小，成本低。

主权项

一种低功耗无交叠四相时钟电路，其特征在于所述四相时钟电路包括：第一组合逻辑模块，其包括含有三个输入端的第一、第二或非门和含有三个输入端的第一、第二与非门，第一或非门和第二与非门分别输出与主时钟信号clk反相的两个时钟信号CK1N、CK2P，第一与非门和第二或非门分别输出与主时钟信号clk同相的两个时钟信号CK1P、CK2N，主时钟信号clk通过一级非逻辑运算得到反相主时钟信号ck，再通过一级非逻辑运算得到正相主时钟信号ck_，反相主时钟信号ck分别输入到第二或非门和第一与非门的一个输入端，同相主时钟信号ck_分别输入到第一或非门和第二与非门的一个输入端，第一或非门的输出信号CK1N输入到第二或非门的第二个输入端，第二或非门的输出信号CK2N分别输入到第一或非门和第二与非门的第二个输入端，第二或非门的输出信号CK2N经过非逻辑运算后输入到第一与非门的第二个输入端，第一与非门的输出信号CK1P分别输入到第一或非门和第二与非门的第三个输入端，第一与非门的输出信号CK1P经过非逻辑运算后输入到第二或非门的第三个输入端，第二与非门的输出信号CK2P输入到第一与非门的第三个输入端；一时序逻辑模块，其包括两级锁存器，两级锁存器受第一组合逻辑模块输出的四个时钟信号CK1N、CK1P、CK2N、CK2P同步控制，第一级锁存器的正输出端(Q)连接第二级锁存器的数据输入端(D)，第二级锁存器的正输出端(Q)通过一第一非门连接第一级锁存器的数据输入端(D)，第一级、第二级锁存器的负输出端(Q_)分别输出正相分频时钟信号PH1、PH2，正相分频时钟信号PH1、PH2分别通过非逻辑运算得到反相分频时钟信号PH1_、PH2_；第二组合逻辑模块，其包括含有三个输入端的第三、第四、第五和第六或非门，四个或非门的输出信号分别经过两级非门后依次得到四相时钟Q1、Q2、Q3、Q4，其中270°相位时钟Q4和两个反相分频时钟信号PH1_、PH2_分别输入到第三或非门的三个输入端，0°相位时钟Q1和一正相一反相两个分频时钟信号PH1、PH2_分别输入到第四或非门的三个输入端，90°相位时钟Q2和两个正相分频时钟信号PH1、PH2分别输入到第五或非门的三个输入端，180°相位时钟Q3和一反相一正相两个分频时钟信号PH1_、PH2分别输入到第六或非门的三个输入端。