| 主权项 |
一种半导体元件，包括：一基底，该基底具有一逻辑电路区与一记忆体区；一金氧半导体电晶体，配置在该逻辑电路区中，该金氧半导体电晶体包括一基底、位于该基底中的一汲极与一源极、位于该汲极与该源极之间的该基底上方之一闸极，以及位于该闸极与该基底之间的一闸介电层；以及一记忆体，配置在该记忆体区中，其中该记忆体具有与该金氧半导体电晶体相同材料之堆叠结构，该记忆体包括一基底、位于该基底中的一汲极与一源极、位于该汲极与该源极之间的该基底上方之一闸极，以及位于该闸极与该基底之间的一电荷陷入闸介电层，用以储存电荷，该电荷陷入闸介电层为具有电荷补陷功能之氧化矽层。如申请专利范围第1项所述之半导体元件，其中该电荷陷入闸介电层的厚度介于20埃至200埃之间。如申请专利范围第1项所述之半导体元件，其中该具有电荷补陷功能之氧化矽层包括掺杂氧化矽层、氮化氧化矽层或沈积氧化矽层。如申请专利范围第1项所述之半导体元件，其中该闸极包括N型掺杂多晶矽层或P型掺杂多晶矽层。如申请专利范围第1项所述之半导体元件，其中该闸极为金属闸极。如申请专利范围第1项所述之半导体元件，其中该源极与该汲极相同，其包括N型掺杂区或P型掺杂区。如申请专利范围第1项所述之半导体元件，其中该记忆体为单次可程式化记忆体。如申请专利范围第1项所述之半导体元件，其中该记忆体为可反覆抹除/程式化记忆体。一种记忆体，适用于嵌入式记忆体中，该记忆体包括：一基底；一闸极，配置在该基底上方；一电荷陷入闸介电层，配置于该闸极与该基底之间，该电荷陷入闸介电层为具有电荷补陷功能之氧化矽层；以及一源极与一汲极，分别配置于该闸极两侧的该基底中。如申请专利范围第9项所述之记忆体，其中该电荷陷入闸介电层的厚度介于20埃至200埃之间。如申请专利范围第9项所述之记忆体，其中该具有电荷补陷功能之氧化矽层包括掺杂氧化矽层、氮化氧化矽层或沈积氧化矽层。如申请专利范围第9项所述之记忆体，其中该闸极包括N型掺杂多晶矽层或P型掺杂多晶矽层。如申请专利范围第9项所述之记忆体，其中该闸极为金属闸极。如申请专利范围第9项所述之记忆体，其中该源极与该汲极相同，其包括N型掺杂区或P型掺杂区。如申请专利范围第9项所述之记忆体，其中该记忆体为单次可程式化记忆体。如申请专利范围第9项所述之记忆体，其中该记忆体为可反覆抹除/程式化记忆体。一种记忆体的操作方法，该记忆体包括一基底、位于该基底中的一汲极与一源极、位于该汲极与该源极之间的该基底上方之一闸极，以及位于该闸极与该基底之间的一电荷陷入闸介电层，该电荷陷入闸介电层为具有电荷补陷功能之氧化矽层，该操作方法包括：先进行一抹除操作，对该闸极施加一第一闸极电压，该汲极施加一第一汲极电压，该源极施加一第一源极电压，该基底施加一第一基底电压，以使电洞注入该电荷陷入闸介电层中抹除该记忆体；以及再进行一程式化操作，对该闸极施加一第二闸极电压，该汲极施加一第二汲极电压，该源极施加一第二源极电压，该基底施加一第二基底电压，以使电洞由该电荷陷入闸介电层拉出至该基底程式化该记忆体。如申请专利范围第17项所述之记忆体的操作方法，其中该第一闸极电压介于-14伏特至-20伏特之间。如申请专利范围第17项所述之记忆体的操作方法，其中该第二闸极电压介于14伏特至20伏特之间。如申请专利范围第17项所述之记忆体的操作方法，其中该第一汲极电压、该第一源极电压、该第一基底电压为0伏特。如申请专利范围第17项所述之记忆体的操作方法，其中该第二汲极电压、该第二源极电压、该第二基底电压为0伏特。如申请专利范围第17项所述之记忆体的操作方法，其中该电荷陷入闸介电层的厚度介于20埃至200埃之间。如申请专利范围第17项所述之记忆体的操作方法，其中该具有电荷补陷功能之氧化矽层包括掺杂氧化矽层、氮化氧化矽层或沈积氧化矽层。如申请专利范围第17项所述之记忆体的操作方法，其中该闸极包括N型掺杂多晶矽层或P型掺杂多晶矽层。如申请专利范围第17项所述之记忆体的操作方法，其中该闸极为金属闸极。如申请专利范围第17项所述之记忆体的操作方法，其中该源极与该汲极相同，其包括N型掺杂区或P型掺杂区。如申请专利范围第17项所述之记忆体的操作方法，其中该记忆体为单次可程式化记忆体。如申请专利范围第17项所述之记忆体的操作方法，其中该记忆体为可反覆抹除/程式化记忆体。 |
