| 主权项 |
一种半导体装置，其特征系具备复数之记忆区块；上述复数之记忆区块，系具有复数之字元线，和与上述复数之字元线交叉之复数之位元线，和配置于上述复数之字元线与上述复数之位元线的交点之复数之记忆格；上述复数之记忆格之每个，系包含通道部于该记忆格之深度方向形成的纵型电晶体，和根据该上下之任一方所给予之温度而变化该电阻值的记忆元件；上述复数之记忆区块，系被层积于上述深度方向。一种半导体装置，其特征系具备具有复数之字元线，和与上述复数之字元线交叉的复数之位元线，和配置于上述复数之字元线与上述复数之位元线的交叉点之复数之记忆格的记忆体阵列；上述各复数之记忆格，系包含通道部形成于该记忆格之深度方向之纵型电晶体，和根据该上下之任一方所给予之温度而改变该电阻值之记忆元件；前述记忆格，系被层积于前述深度方向，而供给电位予上述纵型电晶体之通道部分。如申请范围第1项又或是第2项所记载之半导体装置，其中，上述纵型电晶体，系由形成于半导体基板上之多结晶矽所形成。如申请范围第1项又或是第2项所记载之半导体装置，其中，上述记忆区块又或是上述记忆阵列，更具有连接各上述复数之字元线的复数之字元驱动器，和连接上述复数之位元线的列选择电路。如申请范围第4项所记载之半导体装置，其中，上述字元驱动器和上述列选择电路，系使用上述纵型电晶体所构成。如申请范围第1项又或是第2项所记载之半导体装置，其中，上述记忆区块又或是上述记忆阵列，系存在于矽基板上。如申请范围第6项所记载之半导体装置，其中，于上述矽基板上，系被形成有间接周边电路。如申请范围第1项又或是第2项所记载之半导体装置，其中，被层积之前述记忆区块又或是前述记忆阵列的记忆格之实效的格尺寸，当以F作为最小加工尺寸时，系为2F2又或是1F2。如申请专利范围第1项所记载之半导体装置，其中，上述位元线，系被2个的相异之上述记忆区块又或是上述记忆阵列中所分别配置之2个的纵型电晶体所共有。如申请专利范围第9项所记载之半导体装置，其中，上述之2个的纵型电晶体，系被配置于上述2个的纵型电晶体之间的上述位元线、以及上述深度方向之直线上。如申请范围第2项所记载之半导体装置，其中，被层积之上述记忆体阵列，系共有上述位元线。如申请范围第11项所记载之半导体装置，其中，存在于被层积之2个的相异之上述记忆阵列内的各个上述纵型电晶体，系被配置于上述2个的纵型电晶体之间的上述位元线、以及上述深度方向之直线上。一种半导体装置，其特征系具有复数之字元线，和与上述复数之字元线交叉的复数之位元线，和配置于上述复数之字元线与上述复数之位元线的交叉点之复数的记忆格，和与上述复数之字元线交叉的复数之假位元线，和配置于上述复数之字元线与上述复数之假位元线的交叉点之复数之假记忆格，和复数之列选择电路，和复数之字元选择电路，和复数之感测放大器电路，和写入放大器电路，将包含上述复数之记忆格和上述复数之假记忆格的记忆体阵列，至少分割为2个以上；上述各个记忆体阵列系具有两列之上述假记忆格。如申请范围第13项所记载之半导体装置，其中，上述2列之假记忆格的其中一方之列，系以高电阻写入；另一方系以低电阻写入者。如申请范围第14项所记载之半导体装置，其中，读出时，未被存取之上述记忆体阵列，系上述2列之假记忆格之资料，被上述假位元线各自读出；于读出中，电性连接上述假位元线者。 |
