| 主权项 |
一种八通道高速模拟信号并行采集装置，其特征是，信号采集装置采用现场可编程门阵列器件作为八路高速拟信号的预处理单元，带有八个先进先出缓存，配合算术逻辑单元进行八通道高速模拟信号的并行采集；采集装置内置八个先进先出FIFO缓存，其整体结构由FPGA并行采集模块(I)、第一A/D转换模块(II)、第二A/D转换模块(III)、第三A/D转换模块(IV)、第四A/D转换模块(V)、第五A/D转换模块(VI)、第六A/D转换模块(VII)、第七A/D转换模块(VIII)和第八A/D转换模块(IX)组成；FPGA并行采集模块(I)由ALU单元(3)、第一三态门(4)、第一FIFO缓存(5)、第二三态门(6)、第二FIFO缓存(7)、第三三态门(8)、第三FIFO缓存(9)、第四三态门(10)、第四FIFO缓存(11)、第五三态门(12)、第五FIFO缓存(13)、第六三态门(14)、第六FIFO缓存(15)、第七三态门(16)、第七FIFO缓存(17)、第八三态门(18)、第八FIFO缓存(19)组成，其中每个FIFO缓存占有8个字节大小；FPGA并行采集模块(I)的中断第0引脚INT0与第一A/D转换模块(II)的A/D转换中断引脚INT相连，用于接收第一A/D转换模块(II)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第0端口P0与第一A/D转换模块(II)的A/D转换数据总线DB相连，用于接收第一A/D转换模块(II)的转换结果数据；第一A/D转换模块(II)的模拟信号输入通道CH_IN与第一模拟信号输入端(20)的模拟信号输入端接线引脚CH_CON相连，作为第一路模拟号的输入端；FPGA并行采集模块(I)的用于查询第一FIFO缓存(5)的状态信息的第一FIFO缓存状态引脚SF0与状态总线接线端子(2)的状态总线接线端子第0引脚PIN0相连；FPGA并行采集模块(I)的中断第1引脚(INT1)与第二A/D转换模块(III)的A/D转换中断引脚(INT)相连，用于接收第二A/D转换模块(III)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第1端口P1与第二A/D转换模块III的A/D转换数据总线DB相连，用于接收第二A/D转换模块(III)的转换结果数据；第二A/D转换模块III的模拟信号输入通道CH_IN与第二模拟信号输入端(21)的模拟信号输入端接线引脚CH_CON相连，作为第二路模拟号的输入端；FPGA并行采集模块(I)的用于查询第二FIFO缓存(7)的状态信息的第二FIFO缓存状态引脚SF1与状态总线接线端子(2)的状态总线接线端子第1引脚PIN1相连；FPGA并行采集模块(I)的中断第2引脚INT2与第三A/D转换模块(IV)的A/D转换中断引脚INT相连，用于接收第三A/D转换模块(IV)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第2端口P2与第三A/D转换模块(IV)的A/D转换数据总线DB相连，用于接收第三A/D转换模块(IV)的转换结果数据；第三A/D转换模块(IV)的模拟信号输入通道CH_IN与第三模拟信号输入端(22)的模拟信号输入端接线引脚CH_CON相连，作为第三路模拟号的输入端；FPGA并行采集模块(I)的用于查询第三FIFO缓存(9)的状态信息的第三FIFO缓存状态引脚SF2与状态总线接线端子(2)的状态总线接线端子第2引脚PIN2相连；FPGA并行采集模块(I)的中断第3引脚INT3与第四A/D转换模块(V)的A/D转换中断引脚INT相连，用于接收第四A/D转换模块(V)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第3端口P3与第四A/D转换模块(V)的A/D转换数据总线DB相连，用于接收第四A/D转换模块(V)的转换结果数据；第四A/D转换模块(V)的模拟信号输入通道CH_IN与第四模拟信号输入端(23)的模拟信号输入端接线引脚CH_CON相连，作为第四路模拟号的输入端；FPGA并行采集模块(I)的用于查询第四FIFO缓存(11)的状态信息的第四FIFO缓存状态引脚SF3与状态总线接线端子(2)的状态总线接线端子第3引脚PIN3相连；FPGA并行采集模块(I)的中断第4引脚INT4与第五A/D转换模块(VI)的A/D转换中断引脚INT相连，用于接收第五A/D转换模块(VI)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第4端口P4与第五A/D转换模块(VI)的A/D转换数据总线DB相连，用于接收第五A/D转换模块(VI)的转换结果数据；第五A/D转换模块(VI)的模拟信号输入通道CH_IN与第五模拟信号输入端(24)的模拟信号输入端接线引脚CH_CON相连，作为第五路模拟号的输入端；FPGA并行采集模块(I)的用于查询第五FIFO缓存(13)的状态信息的第五FIFO缓存状态引脚SF4与状态总线接线端子(2)的状态总线接线端子第4引脚PIN4相连；FPGA并行采集模块(I)的中断第5引脚INT5与第六A/D转换模块(VII)的A/D转换中断引脚INT相连，用于接收第六A/D转换模块(VII)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第5端口P5与第六A/D转换模块(VII)的A/D转换数据总线DB相连，用于接收第六A/D转换模块(VII)的转换结果数据；第六A/D转换模块(VII)的模拟信号输入通道CH_IN与第六模拟信号输入端(25)的模拟信号输入端接线引脚CH_CON相连，作为第六路模拟号的输入端；FPGA并行采集模块(I)的用于查询第六FIFO缓存(15)的状态信息的第六FIFO缓存状态引脚SF5与状态总线接线端子(2)的状态总线接线端子第5引脚PIN5相连；FPGA并行采集模块(I)的中断第6引脚INT6与第七A/D转换模块(VIII)的A/D转换中断引脚INT相连，用于接收第七A/D转换模块(VIII)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第6端口P6与第七A/D转换模块(VIII)的A/D转换数据总线DB相连，用于接收第七A/D转换模块(VIII)的转换结果数据；第七A/D转换模块(VIII)的模拟信号输入通道CH_IN与第七模拟信号输入端(26)的模拟信号输入端接线引脚CH_CON相连，作为第七路模拟号的输入端；FPGA并行采集模块(I)的用于查询第七FIFO缓存(17)的状态信息的第七FIFO缓存状态引脚SF6与状态总线接线端子(2)的状态总线接线端子第6引脚PIN6相连；FPGA并行采集模块(I)的中断第7引脚INT7与第八A/D转换模块(IX)的A/D转换中断引脚INT相连，用于接收第八A/D转换模块(IX)的转换完毕中断请求；FPGA并行采集模块(I)的通用输入输出第7端口P7与第八A/D转换模块(IX)的A/D转换数据总线DB相连，用于接收第八A/D转换模块(IX)的转换结果数据；第八A/D转换模块(IX)的模拟信号输入通道CH_IN与第八模拟信号输入端(27)的模拟信号输入端接线引脚CH_CON相连，作为第八路模拟号的输入端；FPGA并行采集模块(I)的第八FIFO缓存状态引脚用于查询第八FIFO缓存(19)的状态信息的SF7与状态总线接线端子(2)的状态总线接线端子第7引脚PIN7相连；在FPGA并行采集模块(I)中，通用输入输出第0端口P0与第一FIFO缓存5相连，第一FIFO缓存(5)通过第一三态门(4)连接到内部总线(28)，第一三态门(4)由ALU单元(3)的片选信号第0控制端CS0控制，第一FIFO缓存(5)是否为空由第一FIFO缓存状态引脚SF0进行标识，中断第0引脚INT0作为ALU单元(3)输入信号；通用输入输出第1端口P1与第二FIFO缓存(7)相连，第二FIFO缓存(7)通过第二三态门(6)连接到内部总线(28)，第二三态门(6)由ALU单元(3)的片选信号第1控制端CS1控制，第二FIFO缓存(7)是否为空由第二FIFO缓存状态引脚SF1进行标识，中断第1引脚INT1作为ALU单元(3)输入信号；通用输入输出第2端口P2与第三FIFO缓存(9)相连，第三FIFO缓存(9)通过第三三态门(8)连接到内部总线(28)，第三三态门(8)由ALU单元(3)的片选信号第2控制端CS2控制，第三FIFO缓存(9)是否为空由第三FIFO缓存状态引脚SF2进行标识，中断第2引脚INT2作为ALU单元(3)输入信号；通用输入输出第3端口P3与第四FIFO缓存(11)相连，第四FIFO缓存(11)通过第四三态门(10)连接到内部总线(28)，第四三态门(10)由ALU单元(3)的片选信号第3控制端CS3控制，第四FIFO缓存(11)是否为空由第四FIFO缓存状态引脚SF3进行标识，中断第3引脚INT3作为ALU单元(3)输入信号；通用输入输出第4端口P4与第五FIFO缓存(13)相连，第五FIFO缓存(13)通过第五三态门(12)连接到内部总线(28)，第五三态门(12)由ALU单元(3)的片选信号第4控制端CS4控制，第五FIFO缓存(13)是否为空由第五FIFO缓存状态引脚SF4进行标识，中断第4引脚INT4作为ALU单元(3)输入信号；通用输入输出第5端口P5与第六FIFO缓存(15)相连，第六FIFO缓存(15)通过第六三态门(14)连接到内部总线(28)，第六三态门(14)由ALU单元(3)的片选信号第5控制端CS5控制，第六FIFO缓存(15)是否为空由第六FIFO缓存状态引脚SF5进行标识，中断第5引脚INT5作为ALU单元(3)输入信号；通用输入输出第6端口P6与第七FIFO缓存(17)相连，第七FIFO缓存(17)通过第七三态门(16)连接到内部总线(28)，第七三态门(16)由ALU单元(3)的片选信号第6控制端CS6控制，第七FIFO缓存(17)是否为空由第七FIFO缓存状态引脚SF6进行标识，中断第6引脚INT6作为ALU单元(3)输入信号；通用输入输出第7端口P7与第八FIFO缓存(19)相连，第八FIFO缓存(19)通过第八三态门(18)连接到内部总线(28)，第八三态门(18)由ALU单元(3)的片选信号第7控制端CS7控制，第八FIFO缓存(19)是否为空由第八FIFO缓存状态引脚SF7进行标识，中断第7引脚INT7作为ALU单元(3)输入信号；外部总线接口(1)与内部总线(28)的外部总线端口DB_EXP连接。 |
