一种FIR滤波器的实现结构

摘要

本发明公开了FIR滤波器的实现结构，包括：第一多路选择器用于选择输入数据并将输入数据提供给寄存器；寄存器用于存储输入数据；输入控制模块用于在模四计数器的控制下，控制寄存器中存储的数据每四个时钟节拍移位更新一次；模四计数器用于控制数据选通生成矩阵模块在不同的时钟节拍选取不同的寄存器和滤波参数，并通过乘法器进行乘法运算；寄存器组用于存储乘法器的运算结果，并将运算结果通过第二多路选择器提供给加法器作为输入；第二多路选择器用于在模四计数器的控制下，将不同时钟节拍的乘法器的输出结果送到加法器作为输入，由加法器进行加法计算并输出最终结果。本发明能够大幅度减少元器件的个数，降低实现成本；同时能够灵活可靠的自动适配不同数据码率。

主权项

一种发送FIR滤波器的实现结构，其特征在于，包括：第一多路选择器、若干个寄存器、输入控制模块、模四计数器、数据选通生成矩阵模块、若干个乘法器、寄存器组、第二多路选择器、若干个加法器组成的加法器树；其中，所述第一多路选择器，用于选择输入数据并将所述输入数据提供给寄存器；所述寄存器，用于存储输入数据；所述输入控制模块，用于在所述模四计数器的控制下，控制所述寄存器中存储的数据每四个时钟节拍移位更新一次；所述模四计数器，用于控制所述数据选通生成矩阵模块在不同的时钟节拍选取不同的寄存器和滤波参数，并通过所述乘法器进行乘法运算；所述寄存器组，用于存储所述乘法器的运算结果，并将所述运算结果通过第二多路选择器提供给所述加法器作为输入；所述第二多路选择器，用于在所述模四计数器的控制下，将不同时钟节拍的所述乘法器的输出结果送到所述加法器作为输入，由所述加法器进行加法计算并输出最终结果。