耐高压的输入缓冲器

摘要

本发明涉及一种输入缓冲器保护电路，其包括：一NMOS晶体管，具有源极、漏极与栅极，分别耦合至输入缓冲器的输入端、衬垫与芯片外围正供电电压(VDDP)；以及PMOS晶体管，具有源极、漏极与栅极，分别耦合到衬垫、输入缓冲器的输入端与偏压电路的第一端。其中偏压电路具有耦合到衬垫的第二端，且当衬垫的输入信号电压低于或等于芯片外围正供电电压时，在第一端产生低于衬垫输入信号电压的电压，开启PMOS晶体管，当衬垫的输入信号电压高于芯片外围正供电电压时，在第一端产生等于衬垫输入信号电压的电压，关闭PMOS晶体管。

主权项

一种输入缓冲器保护电路，包括：一第一NMOS晶体管，具有一源极、漏极与栅极，分别耦合到所述输入缓冲器的一输入端、一衬垫与一芯片外围正供电电压；以及一第一PMOS晶体管，具有一源极、漏极与栅极，分别耦合到所述衬垫、所述输入缓冲器的所述输入端与一偏压电路的一第一端，其中所述偏压电路具有耦合到所述衬垫的一第二端，当所述衬垫的输入信号电压低于或等于该芯片外围正供电电压时，在所述第一端产生低于所述衬垫的输入信号电压的一电压，开启所述第一PMOS晶体管，当所述衬垫的输入信号电压高于所述芯片外围正供电电压时，在所述第一端产生等于所述衬垫的输入信号电压的一电压，关闭所述第一PMOS晶体管；其中，所述偏压电路进一步包括耦合到所述输入缓冲器的所述输入端的一第三端；并且其中，所述偏压电路包括：一第二NMOS晶体管，具有一源极、漏极与栅极，分别耦合到所述第一端、所述第三端与所述芯片外围正供电电压；以及一第二PMOS晶体管，具有一源极、漏极与栅极，分别耦合到所述第二端、所述第一端与所述芯片外围正供电电压。