基于FPGA的IPv6数据包高速处理装置及运行方法

摘要

基于FPGA的IPv6数据包高速处理装置及运行方法，属数据包收发处理技术领域。包括微处理器接口模块、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、以太网MAC控制器模块、SRAM控制器模块和用户交互模块，微处理器接口模块分别与外部微处理器、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、SRAM控制器模块和用户交互模块相连；IPv6数据包封装发送模块、IPv6数据包拆封解析模块分别和以太网MAC控制器模块相连接。本发明全面支持IPv6，能够大大提高网络数据的处理速度，采用模块化设计，仅仅修改微处理器接口模块即可适应不同的微处理器或总线接口，具有高度的扩展性、通用性和灵活性。

主权项

一种基于FPGA的IPv6数据包高速处理装置，包括微处理器接口模块、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、以太网MAC控制器模块、SRAM控制器模块和用户交互模块，其特征在于微处理器接口模块分别与外部微处理器、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、SRAM控制器模块和用户交互模块相连，将外部微处理器发出的地址、数据和控制信号同步化并转换成内部控制信号和配置信息、请求IPv6数据包封装发送模块进行预处理和发送操作，以及接收来自IPv6数据包拆封解析模块的请求信号，向微处理器发出中断，通知微处理器数据接收完毕；IPv6数据包封装发送模块、IPv6数据包拆封解析模块分别和以太网MAC控制器模块相连接；所述的IPv6数据包封装发送模块包括：封装发送模块配置寄存器组，用于在微处理器接口模块的控制下写入和读出该模块的配置信息；所述的IPv6数据包拆封解析模块包括拆封解析模块配置寄存器组，用于在微处理器接口模块的控制下写入和读出该模块的配置信息；所述的以太网MAC控制器模块包括：MAC控制器模块配置寄存器组、CRC校验模块、MAC控制器初始化模块、以太网帧发送模块和以太网帧接收模块；上述的以太网MAC控制器模块分别与IPv6数据包封装发送模块、IPv6数据包拆封解析模块和外部以太网相连，用于将IPv6数据包封装发送模块要求发送的数据添加帧头和CRC校验码封装成以太网帧并发送到外部以太网，以及从外部以太网接收和处理以太网帧，进行CRC校验，然后提交给IPv6数据包拆封解析模块进行处理；上述的SRAM控制器模块用于对SRAM进行高速读写操作以暂存其他模块的临时数据；用户交互模块用于接收用户手工配置信息，并显示系统工作状态。