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一种全数位锁相回路(All Digital Phase-Locked Loop，ADPLL)，该回路至少包含：一第一除频器，将一回授之时序信号的频率除以一乘数因子M(multiplication factor)之自然数以降低M倍，并将其作为一第一输出信号；一相位频率侦测器(Phase-Frequency Detector，PFD)，依据一参考时脉信号(CKin)及该第一输出信号之相位与频率的差异输出一递减控制信号(dn)及一递增控制信号(up)；一控制单元，系耦接该相位频率侦测器，用以分别地接收该递减控制信号(dn)、该递增控制信号(up)、该M及一参考时脉以产生复数个数位控制信号；一数位控制振荡器(Digitally Controlled Oscillator，DCO)，系耦接该控制单元，该数位控制振荡器依据该等数位控制信号而产生一时脉信号的频率(CKDCO)；一第二除频器，系耦接该数位控制振荡器，接收来自该控制单元之该等数位控制信号及该时脉信号的频率且基于该等数位控制信号之一位元数(bit)作为一除数以对该时脉信号的频率进行除频而输出一作为回授信号之信号(CKout)，且该回授信号系输入于该第一除频器；一第三除频器，用以将一输入之时序信号的频率除以一自然数N以降低N倍，并将其作为一第二输出信号；以及一延迟单元，系耦接该第三除频器，根据该等数位控制信号之该第二控制信号(re-oscillate)之准位变更的时间差而延迟来自该第三除频器之第二输出信号一段时间，且该已延迟之第二输出信号作为该相位频率侦测器之参考时脉信号。如申请专利范围第1项所述之全数位锁相回路，其中该全数位锁相回路系整合于一FM广播接收器(broadcast receiver)之本地振荡器(local oscillator)。如申请专利范围第2项所述之全数位锁相回路，其中来自该第二除频器之回授信号系可输入至该本地振荡器以控制该本地振荡器之振荡频率。如申请专利范围第1项所述之全数位锁相回路，其中来自该控制单元之该等数位控制信号至少包含一第一控制信号(first cycle，FC)、一第二控制信号(re-oscillate)、一第三控制信号、一第一自然数N1及一第二自然数N2，且该第一自然数N1及该第二自然数N2分别作为该第一除频器及该第二除频器之除数。如申请专利范围第4项所述之全数位锁相回路，其中该第一控制信号(FC)系根据该参考时脉信号之一第二周期之波形之正缘而被触发。如申请专利范围第4项所述之全数位锁相回路，其中该第二控制信号(re-oscillate)系根据该参考时脉信号之一第一周期之波形之正缘而被触发。如申请专利范围第4项所述之全数位锁相回路，其中于该参考时脉信号之第一周期结束后，该第三控制信号系根据该参考时脉信号之每一周期之波形之正缘而被触发。如申请专利范围第4项所述之全数位锁相回路，其中该第三控制信号系包含一第一群至一第三群用于控制该数位控制振荡器(DCO)之二进制数码。如申请专利范围第1项所述之全数位锁相回路，其中该第一除频器、该第二除频器及该第三除频器皆为一可程式化除频器(programmable divider)。如申请专利范围第1项所述之全数位锁相回路，其中该延迟单元为一数位控制延迟线路(Digitally-controlled delay line)。如申请专利范围第1项所述之全数位锁相回路，其中来自该等数位控制信号之位元数(bit)值为1~32768之范围内、该自然数N之范围为1~32768及该乘数因子M之范围为1~32768。如申请专利范围第1项所述之全数位锁相回路，其中该第一除频器及该第二除频器系皆由一解码器(decoder)、复数个具设置(set)及重置(reset)信号的除二电路及复数个逻辑电路所构成。如申请专利范围第13项所述之全数位锁相回路，每一该第一除频器及该第二除频器之解码器系分别接收该自然数N1及该自然数N2而进行解码并将其结果输入该等除二电路内，且该等除二电路接收该时脉信号的频率(CKDCO)及解码的结果输出除频后的信号，至持续经N个输入时脉的周期。如申请专利范围第1项所述之全数位锁相回路，其中该控制单元由一5位元计数器(counter)、一暂存器(register)及复数个逻辑电路所构成。如申请专利范围第1项所述之全数位锁相回路，其中该数位控制振荡器为一环状振荡器(ring oscillator)。如申请专利范围第1项所述之全数位锁相回路，其中该数位控制振荡器至少包含一电路结构，该电路结构系由复数个三态反相器、复数个反及闸(NAND)及与该等三态反相器及该等反及闸相连接之复数个电晶体(MOS)所构成。如申请专利范围第16项所述之全数位锁相回路，其中该等MOS之八个MOS相应连接四个反相器，以利调整该DCO之振荡频率。如申请专利范围第16项所述之全数位锁相回路，其中来自该八个MOS之任两个MOS的面积差异系用来调整自身的寄生电容(parasitic capacitance)，以改善该DCO所输出之该时脉信号的频率解析度。如申请专利范围第16项所述之全数位锁相回路，其中基于该等反及闸、该等三态反相器依所储存相应的解码结果及该第三群二进制数码输入该DCO之该等电晶体以控制其开关状态进而调整该DCO之振荡频率。如申请专利范围第16项所述之全数位锁相回路，其中该等反及闸储存相应的解码状态为2^2种及该等三态反相器储存相应的解码状态为2^3种及该等电晶体之开关状态为2^13种使得该DCO共有2^2 x 2^3 x 2^13=2^18种振荡频率变化。如申请专利范围第16项所述之全数位锁相回路，其中该等反及闸储存相应的解码位元呈00(二进制表示)状态使得该DCO的振荡级数为5，该等反及闸储存相应的解码位元呈01(二进制表示)状态，使得该DCO的振荡级数为7，该等反及闸储存相应的解码位元呈10(二进制表示)状态使得该DCO的振荡级数为9，该等反及闸储存相应的解码位元呈11(二进制表示)状态使得该DCO的振荡级数为11。如申请专利范围第1项所述之全数位锁相回路，其中该相位频率侦测器包含两个缓冲器(Buffer)，该两个缓冲器系分别对该参考时脉信号及该第一输出信号进行延迟，四个D型正反器(Flip-Flop，DFF)，其中一第一D型正反器依据该已延迟之第二输出信号之每一周期之正缘对该已延迟之第一输出信号之数值进行取样，以将一第一取样结果q1输出至一第二D型正反器，且该第二D型正反器延迟一周期产生一第二取样结果q1d，一第三D型正反器依据该已延迟之第二输出信号之每一周期之正缘对该已延迟之第一输出信号之数值进行取样，以将一第三取样结果q2输出至一第四D型正反器，且该第四D型正反器延迟一周期产生一第四取样结果q2d，及一有限状态机(Finite State Machine，FSM)，依据来自该四个D型正反器之每一输出结果(q1，q1d，q2，q2d)而产生该递减控制信号(dn)及该递增控制信号(up)。如申请专利范围第22项所述之全数位锁相回路，其中该有限状态机系根据分别来自该第一D型正反器之第一取样结果q1及该第三D型正反器之第三取样结果q2皆为1状态或该第一取样结果q1自0状态变更1状态时而输出该递减控制信号(dn)。如申请专利范围第22项所述之全数位锁相回路，其中该有限状态机系根据分别来自该第一D型正反器之第一取样结果q1及该第三D型正反器之第三取样结果q2皆为0状态或该第三取样结果q2自1状态变更0状态时而输出该递增控制信号(up)。如申请专利范围第1项所述之全数位锁相回路，其中该控制单元之操作程序依该参考时脉之每一周期的波形之正缘可分一计数程序(counter)、一粗略程序(coarse tuning)、一微调程序(fine tuning)及一锁定模式(locked mode)。如申请专利范围第25项所述之全数位锁相回路，于该计数程序期间，该第一除频器之除数N1设为32768，将作为该第二除频器之除数N2设为M(M之范围为1~32768，取100)，令该第三控制信号设为0，则该第二除频器的输出数值结果为“(CKDCO/M)/(CKin/N)”并取log2((CKDCO/M)/(CKin/N))的整数部分作为一变数K(该K值为从0到15的整数)。如申请专利范围第25项所述之全数位锁相回路，于该计数程序结束时，令作为该第二除频器之除数N2设为2^K，以使来自该第二除频器之回授信号之频率会在CKin x(M/N)与2 x CKin x(M/N)之间。如申请专利范围第25项所述之全数位锁相回路，于该粗调程序期间，将作为该第一除频器之除数N1设为M，将作为第二除频器之除数N2设为2^K(该K值为从0到15的整数)，且该控制单元系根据该递减控制信号(dn)与该递增控制信号(up)增/减该第三控制信号之位元数值。如申请专利范围第25项所述之全数位锁相回路，于该微调略程序期间，将作为该第一除频器之除数N1设为M，将作为第二除频器之除数N2设为2^K(该K值为从0到15的整数)，且该控制单元系根据该递减控制信号(dn)与该递增控制信号(up)增/减该第三控制信号之位元数值。如申请专利范围第25项所述之全数位锁相回路，于该锁定模式期间，将作为该第一除频器之除数N1设为M，将作为第二除频器之除数N2设为2^K(该K值为从1到15的自然数)，且该控制单元系根据该递减控制信号(dn)与该递增控制信号(up)增/减该第三控制信号之位元数值。如申请专利范围第1项所述之全数位锁相回路，更包含一第一多工器(multiplexer)，系分别地接收该M(multiplication factor)及32768数值与该M及2^K数值(该K值为从0到15的整数)且依据该第一控制信号之位准状态以对该等数值分别选择出作为该第一自然数N1及作为该第二自然数N2。如申请专利范围第1项所述之全数位锁相回路，更包含一第二多工器，接收系依据该第一控制信号之位准状态而输出该回授信号(CKout)的时脉。如申请专利范围第32项所述之全数位锁相回路，其中于该第一控制信号(FC)之高位准状态时，该第二多工器则根据一K数值(该K值为从0到15的整数)直接地输出DCO的时脉信号或该等除二电路的输出信号之其中之一。如申请专利范围第32项所述之全数位锁相回路，其中于该第一控制信号之低位准状态时，将该第二除频器的输出信号做为该第二多工器的输出信号。如申请专利范围第1项所述之全数位锁相回路，更包含一第一解码器(decoder)，其接收该第一群二进制数码并进行解码将其结果输入该等反及闸内及一第二解码器，其接收来该第二群二进制数码并进行解码将其结果输入该等三态反相器内。如申请专利范围第1项所述之全数位锁相回路，其中该第一除频器和该第二除频器的分频比率设定为M/N。 |
