| 主权项 |
一种记忆体装置，其包括：一记忆体单元阵列，其具有一第一埠及一第二埠；及一切换单元，其经组态以将藉由一资料汇流排接收之第一资料分配至该第一埠以回应一时脉讯号之一前边缘，且经组态以将藉由该资料汇流排接收之第二资料分配至该第二埠以回应该时脉讯号之一后边缘。如请求项1之记忆体装置，其中，在一写操作中，该切换单元经组态以将藉由一命令/位址汇流排接收之一写命令及/或一位址提供至该第一埠以回应该时脉讯号之该前边缘，且将藉由该资料汇流排接收之该第一资料分配至该第一埠以回应该时脉讯号之该前边缘。如请求项1之记忆体装置，其中，在一写操作中，该切换单元经组态以将藉由一命令/位址汇流排接收之一写命令及/或一位址提供至该第二埠以回应该时脉讯号之该后边缘，且将藉由该资料汇流排接收之该第二资料分配至该第二埠以回应该时脉讯号之该后边缘。如请求项1之记忆体装置，其中，在一读操作中，该切换单元经组态以藉由第一路径将该第一资料提供至该资料汇流排以回应该时脉讯号之该前边缘。如请求项4之记忆体装置，其中，在一读操作中，该切换单元经组态以藉由第二路径将该第二资料提供至该资料汇流排以回应该时脉讯号之该后边缘。如请求项1之记忆体装置，其中该切换单元经组态以分别基于为该第一埠及该第二埠提供之一第一频宽及一第二频宽选择性地调整将该第一及第二资料分配至该第一埠及该第二埠之频率。如请求项6之记忆体装置，其中该切换单元经组态以在该第一频宽大于该第二频宽时，将把该第一资料分配至该第一埠之一第一频率调整为大于把该第二资料分配至该第二埠之一第二频率。如请求项1之记忆体装置，其中该切换单元经组态以接收一指示一单埠模式及/或一多埠模式之控制讯号，且该切换单元进一步经组态以在该控制讯号指示该多埠模式时，将该第一及第二资料分配至该第一埠及该第二埠以分别回应该时脉讯号之该前边缘及该后边缘。如请求项1之记忆体装置，其进一步包括：一第一路径，系藉由其将该第一资料传输至该记忆体单元阵列之该第一埠；一第二路径，系藉由其将该第二资料传输至该记忆体单元阵列之该第二埠；其中该第一路径在该切换单元与该记忆体单元阵列之间包含一第一命令/位址缓冲器及一第一资料缓冲器；且其中该第二路径在该切换单元与该记忆体单元阵列之间包含一第二命令/位址缓冲器及一第二资料缓冲器。一种记忆体装置，其包括：一切换单元，其经组态以将一资料汇流排转换至一第一路径以回应一时脉讯号之一前边缘，且经组态以将该资料汇流排转换至一第二路径以回应该时脉讯号之一后边缘；及一记忆体单元阵列，其耦接至该第一路径及该第二路径，且经组态以储存自该第一路径及该第二路径接收之资料。一种经组态以与一控制单元通信之记忆体装置，该记忆体装置包括：一命令/位址汇流排，其经组态以自该控制单元接收一命令及/或一位址；一资料汇流排，其经组态以在该控制单元与该记忆体装置之间传递资料；一时脉讯号引脚，其经配置以自该控制单元接收一时脉讯号；一切换单元，其经组态以将藉由该资料汇流排接收之第一资料分配至一第一埠以回应该时脉讯号之一前边缘，且将藉由该资料汇流排接收之第二资料分配至一第二埠以回应该时脉讯号之一后边缘；一第一路径，系藉由其传输分配至该第一埠之第一资料；一第二路径，系藉由其传输分配至该第二埠之第二资料；及一记忆体单元阵列，其经组态以储存分别藉由该第一路径及该第二路径接收之该第一资料及该第二资料。如请求项11之记忆体装置，其进一步包括一控制引脚，该控制引脚用于接收一指示一单埠模式及/或一双埠模式之控制讯号。一种以一双埠模式操作一记忆体装置之方法，该方法包括：当自至少两个控制器接收存取该记忆体装置之请求时，将藉由一资料汇流排接收之第一资料分配至一第一埠以回应一时脉讯号之一前边缘，且将藉由该资料汇流排接收之第二资料分配至一第二埠以回应该时脉讯号之一后边缘；经由一第一路径将分配至该第一埠之该第一资料提供至一记忆体单元阵列；且经由一第二路径将分配至该第二埠之该第二资料提供至该记忆体单元阵列。如请求项13之方法，其中在一写操作中，将资料分配至该第一埠包含将藉由一命令/位址汇流排接收之一写命令及/或一位址提供至该第一路径以回应该时脉讯号之该前边缘。如请求项13之方法，其中在一写操作中，将资料分配至该第二埠包含将藉由一命令/位址汇流排接收之一写命令及/或一位址提供至该第二路径以回应该时脉讯号之该后边缘。如请求项13之方法，其中将资料分配至该第一埠及该第二埠包含基于分别提供于该第一埠处及该第二埠处之一第一频宽及一第二频宽来调整将该第一及第二资料分配至该第一埠及该第二埠之频率。如请求项16之方法，其中将资料分配至该第一埠及该第二埠包含在当该第一频宽大于该第二频宽时，将把该资料分配至该第一埠之一第一频率调整为大于把该资料分配至该第二埠之一第二频率。如请求项13之方法，其进一步包括：当自至少两个控制器接收存取该记忆体单元阵列之请求时，将储存于该记忆体单元阵列中之该第一资料分配至该第一埠以回应该时脉讯号之该前边缘，且将储存于该记忆体单元阵列中之该第二资料分配至该第二埠以回应该时脉讯号之该后边缘；经由该第一路径将自该第一埠接收之该第一资料提供至该资料汇流排；且经由该第二路径将自该第二埠接收之该第二资料提供至该资料汇流排。 |
