发明名称 |
减少被测试所影响的电路结构与测试方法 |
摘要 |
本发明提供一种减少被测试所影响的电路结构与测试方法,包括一第一测试端与一第二测试端。一对称电路单元耦接于第一测试端与第二测试端之间。对称电路单元包含多个电晶体,以对称方式配置构成一第一部分电路与一第二部分电路。一开关控制单元依照一组控制讯号交替互换第一部分电路与第二部分电路的该些电晶体,以连接到第一测试端与第二测试端之间。 |
申请公布号 |
CN102004217A |
申请公布日期 |
2011.04.06 |
申请号 |
CN200910172028.2 |
申请日期 |
2009.09.03 |
申请人 |
联咏科技股份有限公司 |
发明人 |
黄如琳 |
分类号 |
G01R31/28(2006.01)I;G01R1/30(2006.01)I |
主分类号 |
G01R31/28(2006.01)I |
代理机构 |
北京同立钧成知识产权代理有限公司 11205 |
代理人 |
刘芳 |
主权项 |
一种减少被测试所影响的电路结构,包括:一第一测试端与一第二测试端;一对称电路单元,耦接于该第一测试端与该第二测试端之间,该对称电路单元包含多个电晶体,以实质上对称方式配置构成一第一部分电路与一第二部分电路;以及,一开关控制单元,依照一组控制讯号交替互换该第一部分电路与该第二部分电路的所述电晶体,以连接到该第一测试端与该第二测试端之间。 |
地址 |
中国台湾新竹科学工业园区新竹县创新一路13号2楼 |