| 主权项 |
一种半导体封装，其包含：复数个堆叠基板层，该复数个堆叠基板层各包括一电性迹线图案；以及复数个半导体晶粒，其系黏附于该复数个堆叠基板层；其中藉由选择性地切开在一给定堆叠基板层上的该等电性迹线之一或多个电性迹线，在该给定堆叠基板上的一半导体晶粒可相对于其他堆叠基板层上的其他半导体晶粒而唯一定址。如请求项1之半导体封装，其中藉由透过该给定基板层冲孔一或多个孔来切开该给定堆叠基板层上的该一或多个电性迹线，该一或多个孔切开该一或多个电性迹线。如请求项1之半导体封装，其中该复数个半导体晶粒包含快闪记忆体半导体晶粒。如请求项1之半导体封装，其中从用于一卷带自动接合制程之一单一卷盘的卷带来切断该复数个堆叠基板层。如请求项1之半导体封装，其中复数个堆叠基板层系四个堆叠基板层且该复数个半导体晶粒系四个半导体晶粒。一种半导体封装，其包含：复数个堆叠基板层，该复数个堆叠基板层之一基板层包括一电性迹线图案；复数个半导体晶粒，该复数个半导体晶粒之一晶粒固定于该基板层上，在该基板层上的该电性迹线图案接合至该晶粒上的接合垫；以及该电性迹线图案之一组迹线，其藉由电绝缘该晶粒上的一或多个接合垫而具有一布局，该布局相对于该半导体晶粒之其他半导体晶粒向该晶粒提供一唯一位址。如请求项6之半导体封装，其中藉由在该基板内冲孔一或多个孔，从该一或多个接合垫切开该组迹线之一或多个迹线来电绝缘该一或多个接合垫。如请求项6之半导体封装，其中从用于一卷带自动接合制程之一单一卷盘的卷带来切断该复数个堆叠基板层。一种半导体封装，其包含：复数个堆叠基板层，该复数个堆叠基板层之各基板层包括一电性迹线图案，该电性迹线图案之一电性迹线对齐各其他堆叠基板层内的一对应迹线，在各堆叠基板层内的该对应电性迹线系电耦合在一起，复数个半导体晶粒，该复数个半导体晶粒之一晶粒固定于该复数个基板层之各基板层上，在一给定堆叠基板上的该电性迹线图案接合至该给定堆叠基板层上的该半导体晶粒上的接合垫；以及在各基板层内的该电性迹线图案之一组n迹线，其中n系大于或等于该复数个半导体晶粒内的半导体晶粒之数目，在各基板层内的各组n迹线具有一布局，其系藉由与一接合垫电绝缘之一或多个迹线来定义，对于在各基板层内的各组n迹线，该一或多个迹线之该布局均不同。如请求项9之半导体封装，其中藉由透过各基板层冲孔一或多个孔来电绝缘该该等电性迹线之该一或多个电性迹线，该一或多个孔切开该一或多个电性迹线。如请求项9之半导体封装，其中该复数个堆叠基板层系四个堆叠基板层且该复数个半导体晶粒系四个快闪记忆体半导体晶粒。如请求项11之半导体封装，其进一步包含一第五基板层，其包括一控制器半导体晶粒，用于该等四个快闪记忆体半导体晶粒之操作。如请求项11之半导体封装，其中n等于四。如请求项13之半导体封装，其中在该等四个堆叠基板层之各基板层内的该组四个迹线具有该等四个迹线之三个迹线与该等接合垫电绝缘。如请求项13之半导体封装，其中该组四个迹线包括第一、第二、第三及第四迹线，在该等四个堆叠基板层之一第一堆叠基板层内的该一或多个迹线之布局系该第一迹线与一接合垫之间的一电连接，且在一接合垫与该等第二、第三及第四迹线之间没有任何电连接。如请求项15之半导体封装，其中在该等四个堆叠基板层之一第二堆叠基板层内的该一或多个迹线之布局系该第二迹线与一接合垫之间的一电连接，且在一接合垫与该等第一、第三及第四迹线之间没有任何电连接。如请求项16之半导体封装，其中在该等四个堆叠基板层之一第三堆叠基板层内的该一或多个迹线之布局系该第三迹线与一接合垫之间的一电连接，且在一接合垫与该等第一、第二及第四迹线之间没有任何电连接。如请求项17之半导体封装，其中在该等四个堆叠基板层之一第四堆叠基板层内的该一或多个迹线之布局系该第四迹线与一接合垫之间的一电连接，且在一接合垫与该等第一、第二及第三迹线之间没有任何电连接。如请求项9之半导体封装，其中从用于一卷带自动接合制程之一单一卷盘的卷带来切断该复数个堆叠基板层。如请求项19之半导体封装，其中该等切断基板层之一者系切断以包括接触垫用于该半导体封装与一外部装置之间的通信。一种快闪记忆体封装，其包含：复数个快闪记忆体半导体晶粒；复数个堆叠卷带基板层，各堆叠卷带基板层包括该复数个半导体晶粒之一快闪记忆体半导体晶粒，该复数个堆叠卷带基板层包括电性迹线图案，在一卷带基板层内的一电性迹线图案之一电性迹线对齐在各其他卷带基板层内的一对应迹线，在各堆叠卷带基板层内的该等对应电性迹线系电耦合；以及在各卷带基板层内的该电性迹线图案之一组n迹线，其中n系大于或等于该复数个快闪记忆体半导体晶粒内的快闪记忆体半导体晶粒之数目，在各卷带基板层内的各组n迹线具有一布局，其系藉由沿其长度切开的一或多个迹线来定义，对于在各卷带基板层内的各组n迹线，该一或多个迹线之布局均不同。如请求项21之快闪记忆体封装，该复数个快闪记忆体装置包含四个快闪记忆体装置。如请求项21之快闪记忆体封装，其进一步包含一控制器半导体晶粒，其系固定于一额外卷带基板层上，该额外卷带基板层堆叠于该复数个堆叠卷带基板层上。如请求项23之快闪记忆体封装，支撑该快闪记忆体晶粒之该复数个卷带基板层来自一第一卷盘的基板而该额外卷带基板层来自一第二卷盘的基板。如请求项21之快闪记忆体封装，其中藉由透过各卷带基板层冲孔一或多个孔，沿其长度来切开该一或多个电性迹线。一种快闪记忆卡，其包含：一快闪记忆体封装，其包含：复数个堆叠基板层，该复数个堆叠基板层各包括一电性迹线图案；复数个快闪记忆体半导体晶粒，其系黏附于该复数个堆叠基板层之一堆叠基板层；以及一控制器半导体晶粒，其系黏附于该复数个堆叠基板层之一堆叠基板层；其中藉由选择性地切开在一给定堆叠基板层上的该等电性迹线之一或多个电性迹线，在该给定堆叠基板层上的一快闪记忆体半导体晶粒可相对于其他堆叠基板层上的其他快闪记忆体半导体晶粒而唯一定址；以及一盖子，在其内装入该快闪记忆体封装。如请求项26之快闪记忆卡，该快闪记忆卡包含一安全数位(SD)卡。如请求项26之快闪记忆卡，该快闪记忆卡包括一Compact Flash、一智慧媒体、一微型SD卡、一MMC、一xD卡、一Transflash记忆卡及一记忆棒。如请求项26之快闪记忆卡，其中藉由透过该给定基板层冲孔一或多个孔来切开该给定堆叠基板层上的该等电性迹线之该一或多个电性迹线，该一或多个孔切开该一或多个电性迹线。如请求项26之快闪记忆卡，其中从用于一卷带自动接合制程之一第一卷盘的卷带来切断支撑该快闪记忆体半导体晶粒之该复数个堆叠基板层。如请求项30之快闪记忆卡，其中从用于一卷带自动接合制程之一第二卷盘的卷带来切断支撑该控制器半导体晶粒之该堆叠基板层。如请求项26之快闪记忆卡，其中复数个堆叠基板层系五个堆叠基板层而该复数个快闪记忆体半导体晶粒系四个半导体晶粒。 |
