降低电磁干扰的膜上芯片布线方法与结构

摘要

本发明公开了一种降低电磁干扰的膜上芯片布线方法和结构。该方法包括：提供一可挠性电路板；在该可挠性电路板上设置一芯片；以及在该可挠性电路板上设置一第一信号线、一第二信号线、一第一接地线以及一第二接地线。该第一、第二信号线设置于该第一与第二接地线之间，且该第一、第二接地线分别紧邻于该第一、第二信号线。该芯片包含有一第一信号接点、一第二信号接点以及一接地接点，该第一、第二信号线分别电连接于该第一、第二信号接点，而该第一、第二接地线均电连接于该接地接点。

主权项

一种降低电磁干扰的膜上芯片布线方法，包括：提供一可挠性电路板；在该可挠性电路板上设置一芯片，其中该芯片包含有一第一信号接点、一第二信号接点以及一接地接点；在该可挠性电路板上设置一第一信号线，其中该第一信号线电连接于该第一信号接点以传输一第一信号；在该可挠性电路板上设置一第二信号线，其中该第二信号线电连接于该第二信号接点以传输一第二信号；在该可挠性电路板上设置一第一接地线，其中该第一接地线电连接于该接地接点且紧邻于该第一信号线以降低电磁干扰；以及在该可挠性电路板上设置一第二接地线，其中该第二接地线电连接于该接地接点且紧邻于该第二信号线以降低电磁干扰；其中该第一信号线与该第二信号线设置于该第一接地线与该第二接地线之间。