| 主权项 |
一种于多模处理器中利用串接位元决定指令长度之装置，使该多模处理器可于m×N位元模式下执行m×N位元指令，m、N为大于或等于1之整数，该m×N位元指令由m个N位元资料所组成，每一该N位元资料包含至少一串接位元，该指令长度决定装置包含：一指令输入装置，具有一记忆空间，用以供储存复数个N位元资料；一指令撷取装置，用以由该指令输入装置撷取前述N位元资料；一指令长度判断逻辑，其依据所撷取之前述N位元资料的串接位元是否为一预定值，用以判断指令长度；以及一指令串接装置，依据该指令长度判断逻辑的输出，进而选择性地将所撷取之该些N位元资料串接并输出；其中，当指令长度判断逻辑判断指令撷取装置所撷取之前述N位元资料的串接位元不为该预定值时，判定该N位元资料为一完整指令，该指令串接装置输出该N位元资料，否则，保留该N位元资料，且该指令撷取装置再撷取下一个N位元资料；当该指令长度判断逻辑判断该下一个N位元资料的串接位元为该预定值时，判定该N位元资料与该下一个N位元组成一完整指令，该指令串接装置将该N位元资料与该下一N位元串接并输出，否则，保留该下一个N位元资料，再撷取下一个N位元资料，直至该指令长度判断逻辑判断所撷取之前述N位元资料的串接位元为该预定值时，将最后所撷取之前述N位元资料与先前所有保留之该些N位元资料判定为一完整指令，该指令串接装置将最后所撷取之前述N位元资料与先前所有保留之该些N位元资料串接并输出。如申请专利范围第1项所述之决定指令长度之装置，其中，N为16，该串接位元预设值为1’b1。如申请专利范围第1项所述之决定指令长度之装置，其中，该串接位元位于该N位元资料中之一特定位置。如申请专利范围第3项所述之决定指令长度之装置，其中，该特定位置为该N位元资料之起始位置。如申请专利范围第1项所述之指令长度决定装置，其中，该串接位元之位元数为大于或等于1。一种于多模处理器中利用串接位元决定指令长度之方法，该多模处理器可于m×N位元模式下执行m×N位元指令，其中，m、N为大于或等于1之整数，该多模处理器具有一可变长度指令集，其提供不同长度之m×N位元指令，该m×N位元指令由m个N位元资料所组成，每一前述N位元资料包含至少一串接位元，该方法包括以下步骤：(A)撷取一个N位元资料；(B)判断所撷取之前述N位元资料的串接位元是否为一预定值，若否，判定所撷取之前述N位元资料为一完整位元指令，否则，则执行步骤(C)；(C)保留所撷取之前述N位元资料，并撷取下一个N位元资料；(D)判断所撷取之该下一个N位元资料的串接位元是否为该预定值，若否，执行步骤(C)，否则，则执行步骤(E)；以及(E)判定最后所撷取之N位元资料与先前所有保留之该些N位元资料完整地串接组成前述完整位元指令。如申请专利范围第6项所述之方法，其中，N为16，该串接位元预设值为1’b1。如申请专利范围第6项所述之方法，其中，该串接位元位于该N位元资料中之一特定位置。如申请专利范围第8项所述之方法，其中，该特定位置为该N位元资料之起始位置。如申请专利范围第6项所述之方法，其中，该串接位元之位元数为大于或等于1。一种于多模处理器中利用串接位元决定指令长度之装置，使该多模处理器可于16N位元模式下执行16N位元指令，该16N位元指令由N个16位元资料所组成，每一该16位元资料包含至少一串接位元，其中，N为整数，该指令长度决定装置包含：一指令输入装置，具有一记忆空间，用以供储存复数个16位元资料；一指令撷取装置，用以由该指令输入装置撷取前述16位元资料；一指令长度判断逻辑，其依据所撷取之前述16位元资料的串接位元是否为一预定值，用以判断指令长度；以及一指令串接装置，依据该指令长度判断逻辑的输出，进而选择性地将所撷取之该些16位元资料串接并输出；其中，当指令长度判断逻辑判断指令撷取装置所撷取之前述16位元资料的串接位元不为该预定值时，判定该16位元资料为一完整指令，该指令串接装置输出该16位元资料，否则，保留该16位元资料，且该指令撷取装置撷取下一个16位元资料；当该指令长度判断逻辑判断该下一个16位元资料的串接位元为该预定值时，判定该16位元资料与该下一个16位元组成一完整指令，该指令串接装置将该16位元资料与该下一16位元资料串接并输出，否则，保留该下一个16位元资料，撷取再下一个16位元资料，直至该指令长度判断逻辑判断所撷取之前述再下一个16位元资料的串接位元为该预定值时，将前述再下一个16位元资料与先前所有保留之该些16位元资料判定为该完整指令进而串接并输出。 |
