| 主权项 |
1.一种记忆体模组,用于一针对一第一类型记忆体设计之第一电脑系统中以及用于一针对一第二类型记忆体设计之第二电脑系统中,该等第一及第二电脑系统产生不同之记忆体存取信号,该记忆体模组包含:数个属于该第二类型记忆体之记忆体晶片;一模式输入信号,指示该电脑系统是使用该第一类型或该第二类型;一控制电路,连接至该模式输入线以及至少一该等信号输入线,用以改变该等信号其中之一信号使该第二类型记忆体以一与该第一电脑系统相容之方式反应。2.依据申请专利范围第1项所述之记忆体模组,更包含一模式记忆体,用于储存一来自该模式输入线之模式信号。3.依据申请专利范围第1项所述之记忆体模组,其中该第一类型记忆体是快速分页模式DRAM (FPM)而该第二类型记忆体是延长资料输出DRAM (EDO),以及当该模式输入指示该第一类型电脑系统产生用于FPM记忆体之信号及在该信号输入上之一CAS信号转变为无作用状态时,该控制电路会使该EDO记忆体之OE输入不再作用。4.依据申请专利范围第3项所述之记忆体模组,其中该模式输入线亦连接至该OE输入,且更包含一连接该模式输入线之闩锁器,在一写入周期期间闩锁一模式输入信号。5.依据申请专利范围第4项所述之记忆体模组,其中该模式输入线连接至该闩锁器之一资料输入端,且更包含组合逻辑电路,此电路之一输出连接至该闩锁器之一时脉输入端,且其输入连接一写入致能线及至少一CAS线。6.依据申请专利范围第1项所述之记忆体模组,更包含:一连接多条资料线之第一电路,使用来自该等资料线上之资料计算一同位位元;以及一连接该模式输入线之同位控制电路,依据一电脑系统所产生之一依照该模式输入线指示之读取时序,致能一由该第一电路输出之同位位元。7.依据申请专利范围第6项所述之记忆体模组,更包含:一比较电路,比较一来自该第一电路所计算之同位位元以及一在同位资料线上所侦测之同位位元;一同位记忆体,储存来自该比较电路之一比较结果;以及一连接至该第一电路以及该同位记忆体之反相器,用于在该比较电路指示该计算之同位値不同于该侦测之同位値时,反相该比较电路之输出。8.依据申请专利范围第1项所述之记忆体模组,更包含:一连接该模式输入之模式开关,它有一连接至一正电压之第一位置及一连接至接地端之第二位置。9.依据申请专利范围第1项所述之记忆体模组,更包含:一个5V电源输入;一个5V至3.3V转换器电路,它有一输入连接该5V电源输入以及一输出连接至该等记忆体晶片之一电源输入。10.依据申请专利范围第1项所述之记忆体模组,其中该控制电路包含一DRAM模式侦测器,它包含:一模式闩锁器,其一资料输入端连接该模式输入线;以及组合逻辑电路,它有一输入连接至一写入致能及至少一CAS线,以及有一输出连接至该模式闩锁器之一时脉输入。11.依据申请专利范围第1项所述之记忆体模组,其中该控制电路包含一EDO输出致能电路,它包含:组合逻辑电路,它有一写入致能线,至少一CAS线以及一模式输入连接至该模式输入线;以及一逻辑闸,其一输入接地,一输出连接至该等记忆体晶片之一OE输入,以及一连接至该组合逻辑电路之一输出之致能输入。12.依据申请专利范围第1项所述之记忆体模组,其中该记忆体模组是一SIMM或DIMM。13.一种记忆体模组,包含:多个EDO DRAM半导体晶片,每一该等EDO DRAM晶片有一CAS输入接脚以及一OE输入接脚;至少一CAS输入线;以及连接该CAS输入线至该OE输入接脚之装置,使该等EDODRAM晶片模拟FPM DRAM晶片。14.依据申请专利范围第13项所述之记忆体模组,其中该用于连接之装置包含一模式开关,且更包含一连接该OE输入接脚至地之电阻。15.依据申请专利范围第13项所述之记忆体模组,其中该用于连接之装置包含一导线。16.依据申请专利范围第13项所述之记忆体模组,其中该用于连接之装置包含:一AND闸,其输出连接至该OE输入;一写入致能线连接至该AND闸之一输入;一CAS信号连接至该AND闸之一第二输入。17.依据申请专利范围第16项所述之记忆体模组,其中该用于连接之装置更包含:一连接于该AND闸之该输出与该OE输入之间的模式开关;以及一连接该OE输入接脚至地之电阻。18.依据申请专利范围第13项所述之记忆体模组,更包含一连接至该OE输入之模式输入线,且更包含一连接该模式输入线之闩锁器,在一写入周期期间闩锁一模式输入信号。19.依据申请专利范围第18项所述之记忆体模组,其中该模式输入线连接至该闩锁器之一资料输入,且更包含组合逻辑电路,其一输出连接至该闩锁器之一时脉输入,以及其输入连接至一写入致能信号及至少一CAS线。20.依据申请专利范围第13项所述之记忆体模组,更包含:一连接多条资料线之第一电路,使用来自该等资料线上之资料计算之同位位元;一模式输入线;以及一连接该模式输入线之同位控制电路,依据一电脑系统所产生之一依照该模式输入线指示之读取时序,致能一由该第一电路输出之同位位元。21.依据申请专利范围第20项所述之记忆体模组,更包含:一比较电路,比较一来自该第一电路所计算之同位位元以及一在同位资料线上所侦测之同位位元;一同位记忆体,储存来自该比较电路之一比较结果;以及一连接至该第一电路以及该同位记忆体之反相器,用于在该比较电路指示该计算之同位位元与该侦测之同位位元不同时,反相该比较电路之输出。22.依据申请专利范围第13项所述之记忆体模组,更包含:一模式输入信号;以及一连接该模式输入之模式开关,它具有一连接至一正电压之第一位置及一接地之第二位置。23.依据申请专利范围第13项所述之记忆体模组,更包含:一个5V电源输入;一个5V至3.3V转换器电路,它有一输入连接至该5V电源输入以及一输出连接至该等记忆体晶片之一电源输入。24.依据申请专利范围第13项所述之记忆体模组,更包含一DRAM模式侦测器,它包含:一模式输入线;一模式闩锁器,其一资料输入端连接至该模式输入线;以及组合逻辑电路,它有一输入连接至一写入致能及至少一CAS线,以及有一输出连接至该模式闩锁器之时脉输入。25.依据申请专利范围第13项所述之记忆体模组,更包含一模式输入线以及一EDO输出致能电路,此电路包含:组合逻辑电路,它有一写入致能线,至少一CAS线,以及一模式输入连接至该模式输入线;以及一逻辑闸,其一输入接地,一输出连接至该等EDO DRAM晶片之一OE输入,以及一连接至该组合逻辑电路之一输出的致能输入。26.依据申请专利范围第13项所述之记忆体模组,其中该记忆体模组是一SIMM或DIMM。27.一种SIMM或DIMM记忆体模组,使用于提供5V电源供应之电脑系统中,该SIMM或DIMM记忆体模组包含:多个具有一支3.3V电源供应输入接脚之DRAM半导体晶片;一个5V电源输入:以及一个5V至3.3V转换器电路,它有一输入连接至该5V电源输入以及一输出连接至该等DRAM半导体晶片之该等3.3V电源供应输入接脚。28.依据申请专利范围第27项所述之SIMM或DIMM记忆体模组,其中该转换器电路包含一积体电路,且位于该SIMM或DIMM记忆体模组,中央位置。29.一种记忆体模组,用于一针对FPM DRAM记忆体设计之FPM DRAM电脑系统中以及用于一针对EDO DRAM记忆体设计之EDO DRAM电脑系统中,该等FPM DRAM及EDODRAM电脑系统产生不同之记忆体存取信号,该模组包含:多个EDO DRAM记忆体晶片;一模式输入信号,指示该电脑系统是一FPM DRAM电脑系统或一EDO DRAM电脑系统;至少一CAS信号输入线;一EDO 输出致能电路,它所包含之组合逻辑电路具有该至少一CAS线作为一输入,一连接该模式输入线之模式输入以及一输出连接至该等EDO DRAM记忆体晶片之一OE输入;一连接多条资料线之同位计算电路,使用来自该等资料线上之资料计算一同位位元;一连接该模式输入线之同位控制电路,依据一电脑系统所产生之一依照该模式输入线指示之读取时序,致能一由该同位计算电路所输出之同位位元。30.依据申请专利范围第29项所述之记忆体模组,更包含一DRAM模式侦测器,它包含:一模式闩锁器,其一资料输入端连接至该模式输入线;以及组合逻辑电路,它有一输入连接至一写入致能及至少一CAS线,以及有一输出连接至该模式闩锁器之一时脉输入。31.依据申请专利范围第29项所述之记忆体模组,其中该模式输入线亦连接至该OE输入,且更包含一连接该模式输入线之闩锁器,用于在一写入周期期间闩锁一模式输入信号。32.一种记忆体模组,用于一提供一第一电压源供应之电脑系统,该记忆体模组包含:多个具有一第二电压源供应输入接脚之DRAM半导体晶片;一第一电压源供应输入;以及一第一电压至第二电压转换器电路,它有一输入连接该第一电脑源供应输入以及一输出连接至该等DRAM半导体晶片之该第二电压源供应输入接脚。33.依据申请专利范围第32项所述之记忆体模组,其中该记忆体模组是一SIMM或一DIMM模组。34.一种同位管理器电路,用于为一同步DRAM记忆体模组模拟一同位位元,它包含:一同位产生器,其输入连接至用于该同步DRAM之多条资料线;一连接至该同位产生器之同位类型侦测器,该同位类型侦测器包含一写解码器,该写解码器系一NOR闸,其输入连接至用于该同步DRAM之一RAS信号,一CAS信号,一WE信号,及一时脉信号;一连接至该同步类型侦测器之同步输出控制器,它包含一读解码器,而该读解码器包含一OR闸及一闩锁器,OR闸之输入为该RAS及该CAS信号,该OR闸之输出连接至该闩锁器之一资料输入端,而用于该同步DRAM之该时脉信号则连接至该闩锁器之一时脉输入端;以及一同位输出缓冲器,其一资料输入端连接至该同位产生器,以及有一致能输入连接至该同位输出控制器。35.一种用于一SIMM或DIMM记忆体模组之印刷电路板,它包含:多条用于连接多个DRAM记忆体晶片之电导线,包含至少一OE DRAM导线;一连接该OE导线至一EDO管理者之OE控制导线,用于控制一OE信号之致能,该EDO管理者可以是至少一CAS导线或一逻辑晶片或多个离散装置;用于接受一开关之第一及第二开关接触端,该第一开关接触端连接该OE控制导线而该第二开关接触端连接该OEDRAM导线;以及用于接受一电阻之第一及第二电阻接触端,该第一电阻接触端连接至一接地点,该第二电阻接触端连接至该DRAMOE导线或一第三开关接触端。36.依据申请专利范围第35项所述之印刷电路板,更包含:安装在该印刷电路板上且连接该OE控制导线之该EDO管理者;以及多个安装在该印刷电路板上且连接该等OE DRAM导线之EDODRAM记忆体晶片。37..依据申请专利范围第35项所述之印刷电路板,更包含:一开关或连接,将该DRAM OE导线直接或经由一电阻接地;以及多个安装在该印刷电路板上之FPM DRAM记忆体晶片;其中无EDO管理者被安装在该印刷电路板上。图示简单说明第1图系一典型之熟知技艺电脑系统简图;第2图系本发明模拟电路之一实施例之高阶方块图;第3A及3B图分别为FPM及EDO DRAM之时序图;第4图系第2图实施例之一较详细方块图;第5A及5B图系第4图DRAM模式侦测器之电路图;第6A及6B图系第4图EDO输出致能产生器之电路图;第7图系第4图同位产生器之一电路图;第8图系第4图同位类型侦测器之一电路图;第9图系第4图同位输出控制器之一电路图;第10图系第4图同位输出缓冲器之一电路图;第11图系一用于一SDRAM之同位类型侦测器之电路图;第12图系一用于一SDRAM之同位输出控制器之电路图;第13图系一加入本发明之IC晶片之方块图;第14图系一电路图,显示一用于一EDO输出致能电路之模式致能电路之另一实施例;第15图系第14图电路之另一替代实施例;第16A及16B图显示一包含一输入模式开关之SIMM模组;第17A及17B图显示一加入一个5V至3V转换之SIMM模组;第18图系一电路图,显示一位元组等级之EDO输出致能产生器之另一实施例;第19图系一电路图,显示第18图电路之一替代实施例; |
