| 主权项 |
1. 一种制造半导体积体电路装置的方法,该半导体积体电路装置包含:设置在半导体基体第一与第二表面部份上的第一与第二电路区,该第一与第二电路区可分别执行第一与第二功能,并分别包括在与半导体基体表面部份垂直的方向上具有较小与较大尺寸的元件;覆盖该第一与第二电路区之绝缘膜;以及设置在该绝缘膜上的接线导体;方法包含以下步骤:制备具有第一与第二表面部份的半导体基体;使该半导体基体的第二表面部份凹下;在半导体基体的第一表面部份上形成第一电路区之元件,并在半导体基体的第二表面部份上形成第二电路区之元件;形成绝缘膜覆盖第一与第二电路区,而在绝缘膜分别位于第一与第二电路区上之第一与第二部份间造成落差,绝缘膜之第二部份高于绝缘膜之第一部份;对绝缘膜进行化学机械平坦化程序,以抑制绝缘膜之落差并改善后续光石印步骤之聚焦边际;以及于改善之聚焦边际下,在该落差经抑制后之绝缘膜上形成至少一个接线导体。2. 如申请专利范围第1项之方法,其中所述第二电路区之元件包括记忆体元件阵列,且所述第一电路区之元件包括该记忆体元件阵列之周边电路。3. 如申请专利范围第2项之方法,其中该记忆体元件阵列之各记忆体元件包括一个绝缘闸极场效电晶体以及一个与之连接的堆叠式电容。4. 如申请专利范围第3项之方法,其中该记忆体元件阵列中各记忆体元件之堆叠式电容实质成圆柱形。5.如申请专利范围第3项之方法,其中该记忆体元件阵列中各记忆体元件之堆叠式电容具有堆叠的多个翼片。6. 如申请专利范围第1项之方法,其中所述半导体基体之第一与第二表面部份安排成彼此相邻,而使绝缘膜之第一与第二部份彼此相连,且其间之边界区斜跨前述受抑制之落差,并至少在此边界区上形成接线导体。7. 如申请专利范围第1项之方法,其中所述接线导体形成步骤是以较形成第二电路区元件之步骤为宽松的设计规格来实行。8. 如申请专利范围第1项之方法,其进一步包含在所述绝缘膜之化学机械平坦化程序前,在绝缘膜第一部份之至少一部份上形成停止层,且所述化学机械平坦化系使用抛光板来进行,而该平坦化程序一直进行到抛光板接触停止层为止。9. 如申请专利范围第1项之方法,其进一步包含在所述绝缘膜之化学机械平坦化程序前,在绝缘膜第一部份与第二部份上形成停止层,且所述化学机械平坦化系使用抛光板来进行,而该平坦化程序一直进行到停止层完全被抛光板除去为止。10. 如申请专利范围第1项之方法,其进一步包含以下步骤:在所述绝缘膜之化学机械平坦化程序前,形成由多晶矽、多晶矽化物或耐火金属制成之第一接线图型,此第一接线图型中包括至少第一与第二电路区之一之连接导体;以及在所述绝缘膜之化学机械平坦化程序后,形成铝制之第二接线图型,此第二接线图型包括位在落差受抑制之绝缘膜上的接线导体。图示简单说明:图1示出经由本案发明人研究所得,在抛光具有大落差之层间绝缘膜时,抛光时间与抛光厚度之间的关系。图2为构成本发明实施例之半导体IC装置的半导体晶片之平面图。图3为平面图,示出图2之半导体IC装置的主要部份。图4为沿图3之IV-IV线所得的剖面图。图5为沿图3之V-V线所得的剖面图。图6为图2所示半导体IC装置之记忆体元件的电路图。图7至21与图23至26为剖面图,示出图2所示半导体IC装置之制造程序的主要步骤。图22系供比较在施予CMP程序前下方绝缘膜之初始落差甚高与初始落差甚低两者的情形下,抛光时间与抛光厚度之间的关系。图27与28为剖面图,示出未施予凹下技术亦未施予CMP技术之半导体基体的主要部份。图29与30为剖面图,示出仅施予CMP技术而未施予凹下技术之半导体基体的主要部份。图31与32为剖面图,示出仅施予凹下技术而未施予CMP技术之半导体基体的主要部份。图33至36为剖面图,示出根据本发明第二实施例来制造半导体IC装置的制程主要步骤。图37至40为剖面图,示出根据本发明第三实施例来制造半导体IC装置的制程主要步骤。图41为剖面图,示出本发明第四实施例之半导体IC装置的主要部份。图42为剖面图,示出本发明第五实施例之半导体IC装置的 |
