| 主权项 |
1. 一种静态随机存取记忆体之熔丝结构,适用于一半导体基底上,包括:一氧化层形成于该半导体基底上;一熔丝形成于该氧化层上;一介电层覆盖该熔丝;以及一障碍层于该介电层上方。2. 如申请专利范围第1项所述之熔丝结构,其中,更包括一保护层于该障碍上方;该保护层系与该障碍层具有相异之蚀刻配方。3. 如申请专利范围第1项或第2项所述之熔丝结构,其中,该障碍层主要为复晶矽材质。4. 如申请专利范围第1项或第2项所述之熔丝结构,其中,该熔丝主要为复晶矽材质。5. 如申请专利范围第1项或第2项所述之熔丝结构,其中,该熔丝主要为金属复晶矽化合物。6. 如申请专利范围第3项所述之熔丝结构,其中,该保护层主要为氧化矽材质。7. 如申请专利范围第6项所述之熔丝结构,其中,该保护层包括有氧化矽层和氮化矽层。8. 如申请专利范围第1项或第2项所述之熔丝结构,其中,该介电层为氧化矽层。9. 如申请专利范围第1项或第2项所述之熔丝结构,其中,该熔丝厚度系相当于静态随机存取记忆体之一第一导电层之厚度,以及该障碍层厚度系相当于静态随机存取记忆体一第二导电层之厚度。10. 一种静态随机存取记忆体之熔丝结构制造方法,适用于一半导体基底上,该制造方法包括下列步骤:形成一氧化层于半导体基底上;形成一熔丝于该氧化层上;形成一介电层覆盖该熔丝;以及形成一障碍层于该介电层上方。11. 如申请专利范围第10项所述之制造方法,其中,更包括形成一保护层于该障碍层上方;该保护层系与该障碍层具有相异之蚀刻配方。12. 如申请专利范围第11项所述之制造方法,其中,更包括去除该障碍层上方之该保护层。13. 如申请专利范围第12项所述之制造方法,其中,该障碍层上方之该保护层系以选择性蚀刻法而去除。14. 如申请专利范围第11项所述之制造方法,其中,该障碍层系以沈积形成之复晶矽。15. 如申请专利范围第11项所述之制造方法,其中,该保护层主系氧化矽材质。16. 如申请专利范围第10项或第15项所述之制造方法,其中,该熔丝系以沈积之复晶矽材质定义而成。17.如申请专利范围第10项或第15项所述之制造方法,其中,该熔丝系以沈积之复晶矽与金属反应之金属复晶矽化合物所形成。18. 如申请专利范围第10项或第15项所述之制造方法,其中,该介电层为氧化矽材质。19. 如申请专利范围第10项所述之制造方法,其中,该熔丝系由静态随机存取记忆体之一第一导电层定义蚀刻而成,以及该障碍层系由静态随机存取记忆体之一第二导电层是定义蚀刻而成。图示简单说明:第1图和第2图分别为依照习知方法制造之熔丝结构在不足与过度之蚀刻后产生之不良结构示意图。第3图至第6图为依照另一习知方法制造熔丝之示意图。第7图至第12图为依照本发明一较佳实施例之熔丝制造方 |
