| 主权项 |
1.一种资讯处理系统,包含:一中央处理单元;一连结至该中央处理单元之系统滙流排;一用以连结周边装置之周边滙流排,该周边滙流排能传送资料串,而每一资料串各具有定义多个资料副串之预设位元宽度,该周边滙流排包括一个可致动/不可致动之信号,来指示在一特定资料串内那些资料副串包含有效资料,以及该特定资料串内的那些资料副串包含无效资料;及一用以连结该系统滙流排至该周边滙流排之主桥,该主桥联合具有一响应于该可致动/不可致动信号,以(i)侦测由周边滙流排传送于该系统滙流排之该特定资料串是否对在系统滙流排上传送而言是不相容的,其中该资料串至少包含两个生效资料副串,由至少一个无效资料副串所分开,和(ii)在该资料由该主桥传送至该系统滙流排之前将一不相容的资料串转换为两个或更多个系统滙流可相容的资料串,其中该两个或多个系统滙流排可相容的资料串各不包含至少两个由至少一个无效资料副串所分开之生效资料副串。2.根据申请专利范围第1项之资讯处理系统,其中该逻辑网路于该主桥内系以硬体的形式实施。3.根据申请专利范围第1项之资讯处理系统,其中该逻辑网路包括一产生器,以产生一用于该两个或多个系统滙流排可相容的资料串之每一个之位元组致能讯号,此系基于一连结至该两个或多个系统滙流排可相容的资料串被传送于上之系统滙流排的从属装置之元位宽度。4.根据申请专利范围第3项之资讯处理系统,其中该逻辑网路包括一第一逻辑路径,以于由该周边滙流排对该系统滙流排做写入转移时将该不相容的资料串转换为该两个或多个系统滙流排可相容的资料串及一第二逻辑路径,以于该周边滙流排对该系统滙流排做一读取转移时,将该不相容的资料串转换为该两个或多个系统滙流排可相容的资料串。5.根据申请专利范围第4项之资讯处理系统,其中该逻辑网路包括至少一多工器以选取该第一逻辑路径或该第二逻辑路径。6.根据申请专利范围第1项之资讯处理系统,其中该周边滙流排与PCI滙流排一致。7.根据申请专利范围第1项之资讯处理系统,其中该周边滙流具有在一单一滙流排线上多工化资料和对应的记忆体位址资讯。8.根据申请专利范围第1项之资讯处理系统,其中该一连结至该周边滙流排之周边装置起始该特定资料串由该周边滙流排传送至该系统滙流排。9.根据申请专利范围第1项之资讯处理系统,其中该两个或多个系统滙流排相容的资料串之每一个系依序地由该主桥传送至该系统滙流排,其系直接与该系统滙流排的两个或多个滙流排周期对应。10.根据申请专利范围第1项之资讯处理系统,其中该系统滙流排和该周边滙流排两者皆为32位元滙流排。11.一种方法,系用于一具有一系统滙流排以及一由主桥连接的周边滙流排之资讯处理系统中,用以在一连结至一周边滙流排之周边装置与一连结至一系统滙流排之元件间转移资料,其中该周边滙流排能传送资料串,该资料串各具有一定义多个资料副串之预设位元宽度,且其中该周边滙流排包括一可致动/不可致动信号,来指示一特定资料串内那些资料副串包含有效资料,以及该特定资料串内那些资料副串包含无效资料,该方法包含以下步骤:(i)响应于该可致动/不可致动信号以侦测欲由该周边滙流排传送至该系统滙流排上之特定资料串是否对在该系统滙流排上传送而言为不相容的,其中该资料串包含至少两个由至少一无效资料副串所分开的有效资料副串;()将一不相容资料串转换为两个或多个系统滙流排相容的资料串,其中该两个或多个系统滙流排相容的资料串各不包含至少两个由至少一个无效资料副串分开的有效资料副串;和()将该两个或多个系统滙流排相容的资料串的每一个由该周边滙流排传送至该系统滙流排。12.根据申请专利范围第11项之方法,尚包括一步骤,以产生一位元组致能讯号以用于该两个或多个系统滙流排相容的资料串之每一个,此系基于连结至接收该两个或多个系统滙流排相容的资料串之系统滙流排的从属装置之位元宽度。13.根据申请专利范围第11项之方法,其中该周边滙流排与PCI滙流排结构一致。14.根据申请专利范围第11项之方法,其中该周边滙流排具有在一单一滙流排线上多工化的资料以及对应的记忆体位址资讯。15.根据申请专利范围第11项之方法,其中该周边滙流排和该周边滙流排两者皆为32位元滙流排。16.一种于一资料处理系统中用以连结一系统滙流排至一周边滙流排之主桥,其中该周边滙流排能传送资料串,该资料串各具有一定义多个资料副串之预设位元宽度,且其中该周边滙流排包括一可致动/不可致动信号,来指示一特定资料串内那些资料副串包含有效资料,以及该特定资料串内那些资料副串包含无效资料;该主桥包含:一侦测器,响应于该致动的/不可致动的信号,用以决定该欲从该系统滙流排传至该周边滙流排之特定资料串对于在系统滙流排上之传送是否不可相容,其中该资料串包含至少两个由至少一个无效资料副串所分开的有效资料副串;一逻辑网路,用以(i)将一不可相容的资料串转换为两个或多个系统滙流排相容的资料串,其中该两个或多个系统滙流排相容的资料串各不包含至少两个由至少一个无效资料副串所分开的有效资料副串;和(ii)依序地由该周边滙流排传送每个该两个或多个系统滙流排相容的资料串至该系统滙流排,以直接对应于该系统滙流排的两个或多个滙流排周期。17.根据申请专利范围第16项之主桥,其中该周边滙流排与一PCI滙流构结构一致。18.根据申请专利范围第16项之主桥,其中该周边滙流排具有在一单一滙流排线上多工的资料和对应的记忆体位址资讯。19.根据申请专利范围第16项之主桥,其中该系统滙流排和该周边滙流排两者皆为32位元滙流排。20.根据申请专利范围第16项之主桥,尚包含一产生器,以基于与该系统滙流排连接之元件的位元宽度产生一位元组致能信号,以用于该两个或多个系统滙流排可相容的资料串之每一个,该产生器在传送该两个或多个系统滙流排可相容资料串的每一个期间,作用如同一仆元件。21.一种利用互连的一主桥将为一资料串形式之资料位元由周边滙流排传送至一一系统滙流之方法,其中资料串内之该资料位元组具有多个资料有效位元组,其数目超过可于一单一系统滙流排时钟周期内经由系统滙流排而被传送之数目,该方法包含下列步骤:(a)初始周边滙流排上之主装置欲向系统滙流排上之仆装置传送资料之请求,并产生一指示该资料串内那些资料组有效和那些无效之第一位元组致能信号;(b)以一指示目标仆装置之位元宽度之位元宽度信号生效的方式,响应系滙流排统上目标仆装置之资料传送请求;(c)响应于该第一位元组致能信号,将至少一个有效的资料位元组经由系统滙流排传送至目标仆装置,该位元组之数目不会超过可经系统滙流排在该单一系统滙流排时钟周期内被传送的资料位元组数目;(d)解码该已生效的位元宽度信号,以决定是否需要多于一之系统滙流排时钟周期来将资料串之有效资料位元组经由系统滙流排而传送至目标仆装置;(e)若需完成资料串内之有效资料位元组的传送,则产生次一个位元组致能信号,该次一位元组致能信号盖住已经经由系统滙流排而传送至目标仆装置之有效资料位元组;(f)若需完成资料串内之有效资料位元组的传送,则对应于该次一位元组致能信号;将至少一资料有效位元组经由系统滙流排而传送至目标仆装置,而不超过可经由系统滙流排在该单一系统滙流排时钟周期内传送之资料位元组数目;和(g)重覆步骤(e)和(f),直到资料串内的所有效资料位元组皆已经由系统滙流排而被传送至目标仆装置上为止。22.根据申请专利范围第21项之方法,其中该目标仆装置具有8位元之位元宽度,且主装置有32位元之位元宽度。23.根据申请专利范围第21项之方法,其中该目标仆装置具有16位元之位元宽度,且主装置有32位元之位元宽度。24.根据申请专利范围第21项之方法,其中该经由系统滙流排被传送至目标仆装置之至少一个有效资料位元组的每一个皆是在系统滙流排的单一滙流排时钟周期内完成。25.根据申请专利范围第21项之方法,其中该主装置产生该第一位元组致能信号,且主桥(i)解码该位元宽度信号和(ii)产生该次一位元组致能信号。26.一种用于具有经由一主桥互连之系统滙流排和周边滙流排之电脑系统之装置,用以将一资料串内之资料位元组经由该主桥而且与周边滙流排连接之主装置传送至一与系统滙流排连接之目标仆装置上,其中该资料串内之资料位元组包括多个有效资料位元组,其数目超过可经由系统滙流排而在一单一系统滙流排时钟周期内传送之数目,该装置包含:一第一位元组致能信号产生器,用以响应于由主装置所初始的资料传送请求而产生一第一位元组致能信号,以指示资料串内那些资料位元组有效,那些无效;一位元宽度信号产生器,以响应于资料传送请求而产生一位元宽度信号,以指示目标仆装置之位元宽度;一传送机构,对应于该第一位元组致能信号,以将至少有效的资料位元组经由系统滙流排而传送至目标仆装置,其位元组数目不超过不可经系统滙流排在该单一系统滙流排时钟周期内传送之资料位元组数目;和一解码器,用以解码已生效的位元宽度信号,以决定是否需要多于一之系统滙流排经由系统滙流排将资料串内之有效的资料位元组传送至目标仆装置,其中(i)若需完成资料串内之资料的有效位元组之传送,则该产生器产生一次一位元组致能信号,该次一位元组致能信号盖往该已经由系统滙流排而传送至目标仆装置之至少一个资料有效位元组,和(ii)若需要完成资料中内之有效资料位元组之传送,由系统滙流排将至少一有效资料位元组传送至该目标仆装置,该位元组数目不超过可经由系统滙流排而在该单一系统滙流排时钟信号内传送之资料位元组数目,直到资料串内之所有有效资料位元组皆已经由系统滙流排而传送至目标仆装置为止。27.根据申请专利范围第26项之装置,其中该目标仆装置之位元宽度为8位元,主装置之位元宽度为32位元。28.根据申请专利范围第26项之装置,其中该目标仆装置之位元宽度为16位元,主装置之位元宽度为32位元。29.根据申请专利范围第26项之装置,其中该经由系统滙流排而传送至目标仆装置之至少有效资料位元组的每一个皆是在系统滙流排的单一滙流排时钟周期内完成的。30.根据申请专利范围第26项之装置,其中该主装置产生该第一位元组致能信号,目标仆装置产生该位元宽度信号,且该桥(i)解码该位元宽度信号,和(ii)产生该次一位元组致能信号。图示简单说明:第一A-一C图为一具有多滙流排之资讯系统之概要图示;第二图为一在一PCI滙流排上两连续写入周期之时序图;第三图为一在一PCI滙流排上两连续读取周期之时序图;第四A-四B图为一在一主桥中位元组启动控制硬体之逻辑图。 |
