| 主权项 |
1.一种动态型半导体记忆装置,其特征为,包含:具有衆多存储体,在存储体排列方向配置于半导体晶片内之衆多单元阵列;及配置在前述各单元阵列相互间,回应列位址输出选择前述各存储体内字线之选择信号之前述各存储体共有之译码部;及配置在前述各存储体相互间,回应存储体活化信号闩锁自可述译码部输出之选择信号之闩锁电路;及配置在前述各存储体相互间,回应闩锁在前述闩锁电路之选择信号驱动各存储体内之字线之字线驱动电路。2.一种动态型半导体记忆装置,包含:具有衆多存储体,在前述存储体排列方向配置于半导体晶片内之衆多单元阵列;及配置在前述各单元阵列相互间,回应列位址输出产生前述各存储体内字线之驱动电压之选择信号之前述各存储体共有之译码部;及配置在前述各存储体相互间,驱动各存储体内之字线之字线驱动电路:及配置在前述各存储体相互间,回应存储体活化信号闩锁自前述译码部输出之选择信号之闩锁电路;及配置在前述各存储体相互间,回应闩锁在前述闩锁电路之选择信号产生驱动前述字线之驱动电压,供给前述字线驱动电路之字线驱动电压发生电路。3.一种动态型半导体记忆装置,包含:具有衆多存储体,在前述存储体排列方向配置于半导体晶片内之衆多单元阵列;及设在前述各存储体,在存储体排列方向及正交方向配置之衆多记忆单元块;及配置在邻接两记忆单元块相互间,检测此等记忆单元块读出之信号之两记忆单元块共有之读出放大器;及配置在前述各单元阵列相互间,回应列位址输出前述各读出放大器活化用之选择信号之前述各存储体共有之译码部;及配置在前述各存储体相互间,回应存储体活化信号闩锁自前述列译码器输出之选择信号之闩锁电路;及配置在前述各存储体相互间,回应由前述闩锁电路闩锁之选择信号将各读出放大器活化之活化电路。4.一种动态型半导体记忆装置,包含:具有衆多存储体,在前述存储体排列方向配置于半导体晶片内之衆多单元阵列;及设在前述各存储体,在存储体排列方向及正交方向配置之衆多记忆单元块;及配置在邻接两记忆单元块相互间,检测自此等记忆单元块读出之信号之两记忆单元块共有之读出放大器;及连接读出放大器与前述记忆单元块之成对比特线之成对电晶体;及将前述成对比特线电位均衡之均衡电路;及配置在前述各单元阵列相互间,回应列位址输出将前述成对电晶体及均衡电路活化之选择信号之前述各存储体共有之译码部;及配置在前述各存储体相互间,回应存储体活化信号闩锁前述列译码器输出之选择信号之闩锁电路;及配置在前述各存储体相互间,回应闩锁在前述闩锁电路之选择信号产生驱动前述成对电晶体及均衡电路之驱动信号之驱动电路。5.如申请专利范围第1项之动态型半导体记忆装置,其中前述选择信号为脉冲信号。6.如申请专利范围第2项之动态型半导体记忆装置,其中前述选择信号为脉冲信号。7.如申请专利范围第3项之动态型半导体记忆装置,其中前述选择信号为脉冲信号。8.如申请专利范围第4项之动态型半导体记忆装置,其中前述选择信号为脉冲信号。9.如申请专利范围第5项之动态型半导体记忆装置,其中前述选择信号为电源电压水平。10.如申请专利范围第6项之动态型半导体记忆装置,其中前述选择信号为电源电压水平。11.如申请专利范围第7项之动态型半导体记忆装置,其中前述选择信号为电源电压水平。12.如申请专利范围第8项之动态型半导体记忆装置,其中前述选择信号为电源电压水平。13.如申请专利范围第1项之动态型半导体记忆装置,其中前述各存储体包含:在存储体排列方向及正交方向配置之衆多记忆单元块;及配置在邻接两记忆单元块相互间,检测此等记忆单元块读出之信号之两记忆单元块共有之读出放大器。14.如申请专利范围第2项之动态型半导体记忆装置,其中前述各存储体包含:在存储体排列方向及正交方向配置之衆多记忆单元块;及配置在邻接两记忆单元块相互间,检测自此等记忆单元块读出之信号之两记忆单元块共有之读出放大器。15.如申请专利范围第3项之动态型半导体记忆装置,包含:配置在前述各存储体,救济各记忆单元块之不良列之冗余单元阵列;及记忆前述不良列之位址之记忆电路;及比较前述列位址与记忆在前述记忆电路之不良列之位址,两者一致时输出一致信号之位址比较电路;及自前述位址比较电路输出前述一致信号时,可选择前述冗余单元阵列并将前述存储体活化信号做为非活性禁止前述记忆单元块之选择之电路。16.如申请专利范围第4项之动态型半导体记忆装置,包含:配置在前述各存储体,救济各记忆单元块之不良列之冗余单元阵列;及记忆前述不良列之位址之记忆电路;及比较前述列位址与记忆在前述记忆电路之不良列之位址,两者一致时输出一致信号之位址比较电路;及在前述位址比较电路输出前述一致信号时,可选择前述冗余单元阵列并将前述存储体活化信号做为非活性禁止前述记忆单元块之选择之电路。17.如申请专利范围第13项之动态型半导体记忆装置,包含:配置在前述各存储体,救济各记忆单元块之不良列之冗余单元阵列;及记忆前述不良列之位址之记忆电路;及比较前述列位址与记忆在前述记忆电路之不良列之位址,两者一致时输出一致信号之位址比较电路;及在前述位址比较电路输出前述一致信号时,可选择前述冗余单元阵列并将前述存储体活化信号做为非活性禁止前述记忆单元块之选择之电路。18.如申请专利范围第14项之动态型半导体记忆装置,包含:配置在前述各存储体,救济各记忆单元块之不良列之冗余单元阵列;及记忆前述不良列之位址之记忆电路;及比较前述列位址与记忆在前述记忆电路之不良列之位址,两者一致时输出一致信号之位址比较电路;及前述位址比较电路输出前述一致信号时,可选择前述冗余单元阵列并将前述存储体活化信号做为非活性禁止前述记忆单元块之选择之电路。19.如申请专利范围第4项之动态型半导体记忆装置,其中自前述驱动电路输出之驱动信号系供给前述记忆单元块之均衡电路,并供给位于记忆单元块两邻之记忆单元块之成对电晶体。20.如申请专利范围第3项之动态型半导体记忆装置,其中前述各存储体之前述各记忆单元块系向存储体之排列方向分割为第1.第2副记忆单元块,在第1.第2副记忆单元块相互间配置前述闩锁电路及字线驱动电路。21.如申请专利范围第4项之动态型半导体记忆装置,其中前述各存储体之前述各记忆单元块系向存储体之排列方向分割为第1.第2副记忆单元块,在第1.第2副记忆单元块相互间配置前述闩锁电路及字线驱动电路。22.如申请专利范围第13项之动态型半导体记忆装置,其中前述各存储体之前述各记忆单元块系向存储体之排列方向分割为第1.第2副记忆单元块,在第1.第2副记忆单元块相互间配置前述闩锁电路及字线驱动电路。23.如申请专利范围第14项之动态型半导体记忆装置,其中前述各存储体之前述各记忆单元块系向存储体之排列方向分割为第1.第2副记忆单元块,在第1.第2副记忆单元块相互间配置前述闩锁电路及字线驱动电路。24.如申请专利范围第20项之动态型半导体记忆装置,其中前述字线驱动电路系配置在前述记忆单元块之存储体排列方向两侧。25.如申请专利范围第21项之动态型半导体记忆装置,其中前述字线驱动电路系配置在前述记忆单元块之存储体排列方向两侧。26.如申请专利范围第22项之动态型半导体记忆装置,其中前述字线驱动电路系配置在前述记忆单元块之存储体排列方向两侧。27.如申请专利范围第23项之动态型半导体记忆装置,其中前述字线驱动电路系配置在前述记忆单元块之存储体排列方向两侧。28.如申请专利范围第1项之动态型半导体记忆装置,其中经传送前述选择信号之第1配线与经传送前述存储体活化信号系互相正交配置。29.如申请专利范围第2项之动态型半导体记忆装置,其中经传送前述选择信号之第1配线与经传送前述存储体活化信号系互相正交配置。30.如申请专利范围第3项之动态型半导体记忆装置,其中传送前述选择信号之第1配线与传送前述存储体活化信号系互相正交配置。31.如申请专利范围第4项之动态型半导体记忆装置,其中传送前述选择信号之第1配线与传送前述存储体活化信号系互相正交配置。图示简单说明:第一图系依照本发明之第1实施形态之半导体晶片之配置平面图。第二图系表示第一图之要部,即存储体及列译码部之构成图。第三图系表示第二图之要部之构成图。第四图系表示列译码器之构成之电路图。第五图系表示第四图之工作之定时图。第六图系表示字线驱动电路及闩锁电路之一部分之电路图。第七图系表示第六图之工作之定时图。第八图系字线驱动电路译码器之电路图。第九图系字线驱动电压发生电路之电路图。第十图系表示第九图之工作之定时图。第十一图系读出放大译码器之构成之电路图。第十二图系读出放大译码器之构成之电路图。第十三图系读出放大器活化信号发生电路之电路图。第十四图系共有读出放大器之电路图。第十五图系读出放大器活化信号发生电路之工作之定时图。第十六图系读出放大活化信号发生电路之工作之定时图。第十七图系均衡信号译码器之电路图。第十八图系EQL、T信号发生电路之电路图。第十九图系将均衡信号及定时信号供给各读出放大器之配线配置构成图。第二十图系共有读出放大器之构成之电路图。第二十一图系说明第十七图、第十八图、第二十图所示电路之工作之定时图。第二十二图系说明行位址之分配图。第二十三图系说明列位址之分配图。第二十四图系说明列位址之译码方式图。第二十五图系说明列位址之预译码器之构成图。第二十六图(a)系存储体活化信号发生电路之电路图。第二十六图(b)系存储体预通电信号发生电路之电路图。第二十七图系列位址预译码器之大概工作之定时图。第二十八图系不良位址记忆部之局部电路图。第二十九图系不良位址记忆部之局部电路图。第三十图系第二十九图之工作之定时图。第三十一图系位址比较电路之局部电路图。第三十二图系第三十一图之工作之定时图。第三十三图系冗余字线驱动电路之构成电路图。第三十四图系冗余单元阵列用均衡信号发生电路之电路图。第三十五图系冗余用读出放大器驱动电路之电路图。第三十六图系冗余单元阵列用读出放大器之电路图。第三十七图系依照本发明之第2实施形态之半导体晶片之配置平面图。第三十八图系概略表示第三十七图之配线构成之平面图。第三十九图系表示第三十八图之要部,即概略表示配线构成之平面图。第四十图条存储体内字线驱动电路及闩锁电路之电路图。第四十一图系存储体相互间字线驱动电路及闩锁电路之电路图。第四十二图系概略表示先前之同步DRAM之存储体构成之平面图。第四十三图系概略表示先前之同步DRAM之存储体构成之平面图。第四十四图系概略表示先前之同步DRAM之存储体构成之平面图。第四十五图系封装之梢分配之平面图。第四十六图系概略表示先前之同步DRAM之存储体构成之平面图。第四十七图系说明可挠式冗余方式之图。 |
