用于通过仿真全阵列模型中的边缘单元的操作来检验阵列性能的方法和系统

摘要

一种用于通过仿真全阵列模型中的边缘单元的操作来检验阵列性能的方法和系统，其减少了用于完整的设计检验所需的计算时间。所述阵列(或者如果阵列被分割的话，每个子阵列)的边缘单元受到时序仿真，而所述阵列的单元在逻辑上被禁用，但却保留在电路模型中，提供合适的负载。如果计算指示了由非边缘单元所导致的最坏情况的条件，则指定附加单元来仿真。观察字线到达以便确定最坏情况的行来进行选择。对于写入操作，字线边缘和数据边缘之间的差别被用于定位任何的非边缘“异点”单元。对于读取操作，将字线延迟与从边缘列数据确定的位线延迟进行求和，以便定位任何的异点。

主权项

一种用于检验阵列设计的性能的方法，所述方法包括：指定所述阵列设计的单元的晶体管级模型；禁用所述阵列设计内并没有位于沿所述阵列设计的布局的任何边界的非边缘单元的内部仿真；仿真所述晶体管级模型，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中；以及实现对位于所述阵列设计的边界处的边缘单元的时序分析，以便通过确定读取和写入时序值中的至少一个来检验所述性能，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中，其中，在补充仿真中对分别被确定在边缘之间具有大于或小于边缘单元中的最大和最小差别的差别的任何单元进行全仿真，并且其中，在阵列中的所有单元上找到具有字线边缘到达延迟和位线到读取电路延迟的总和的最小和最大值的单元，并且如果那些单元并不位于阵列边缘处的行中，那么在补充仿真中仿真对应的非边缘行。