并行数字信号处理器

摘要

本发明公开了一种并行数字信号处理器，包括程序存储器，用于向程序存储器提供地址、缓存来自程序存储器指令并将指令拼接成并行执行行发射到译码单元的取指缓冲单元，用于对执行行中的每条指令进行译码的译码单元，用于接受译码单元产生的第一、二类控制信号组并根据控制信号组的状态进行指令执行处理的执行核，用于接受译码单元产生的第三类控制信号组并根据控制信号组的状态进行存储器访问处理的地址产生单元，用于接受译码单元产生的第四类控制信号组并根据控制信号组的状态进行控制/标志寄存器访问指令处理的控制/标志寄存器访问单元，用于接受来自执行核读、写请求的数据存储器及用于连接数据存储器和执行核的数据总线。

主权项

一种并行数字信号处理器，其特征在于包括：‑程序存储器，宽度为16个字，用于存储应用程序；‑取指缓冲单元，用于维护程序计数器并向所述程序存储器提供地址，缓存来自程序存储器的指令，将指令拼接成一个并行执行(xīng)行(hāng)发射到译码单元；‑译码单元，用于对所述执行行中的每条指令进行译码，按照机器码编排形式，指令分为九类，即，三操作数运算指令、两操作数运算指令、访存指令、控制/标志寄存器读指令、控制/标志寄存器写指令、程序流控制指令、核间传输指令、地址寄存器访问指令以及立即数赋值指令，译码单元将这九类指令翻译为第一类、第二类、第三类和第四类控制信号组；‑执行核，共有4个，每个执行核包括15个运算单元、以及1个寄存器文件(registerfile)，用于执行核接受所述译码单元产生的第一类、第二类控制信号组，并根据控制信号组的状态进行指令的执行处理；‑地址产生单元，共3个，用于接受所述译码单元产生的第三类控制信号组，并根据控制信号组的状态进行存储器访问的处理；‑控制/标志寄存器访问单元，用于接受所述译码单元产生的第四类控制信号组，并根据控制信号组的状态进行控制/标志寄存器访问指令的执行处理；‑数据存储器，共3块，每块宽度为8个字，用于接受来自所述执行核的16个字的读请求和8个字的写请求；数据存储器为双端口，每个字宽度为32位，深度为32768。‑数据总线为数据读总线和数据写总线，用于连接数据存储器和执行核数据；数据读总线宽度为16个字，数据写总线宽度为8个字。