| 主权项 |
1.一种分段式磁阻式随机存取记忆体阵列,包括: 复数字元线; 复数位元线,跨越上述字元线; 复数第一二极体,各第一二极体包括一阴极,以及 耦接至对应位元线之阳极; 复数第二二极体,各第二二极体包括一阳极,以及 耦接至对应字元线之阴极;以及 复数磁阻式记忆体,具有一固定磁轴层、一自由磁 轴层以及设置于上述固定磁轴层以及自由磁轴层 之间之一非磁性材料层,各磁阻式记忆体系分别设 置于上述位元线以及字元线之交叉点,并耦接于位 于对应跨越之位元线之第一二极体以及位于对应 跨越之字元线之第二二极体之间。 2.如申请专利范围第1项所述之分段式磁阻式随机 存取记忆体阵列,其中上述第一二极体与第二二极 体之总数量系与上述字元线以及位元线之总数量 相同。 3.如申请专利范围第1项所述之分段式磁阻式随机 存取记忆体阵列,其中上述磁阻式记忆体之数量为 上述字元线以及位元线数量之乘积。 4.如申请专利范围第1项所述之分段式磁阻式随机 存取记忆体阵列,其中上述字元线之数目为3而位 元线之数目为2。 5.如申请专利范围第1项所述之分段式磁阻式随机 存取记忆体阵列,其中上述字元线之数目为3而位 元线之数目为3。 6.一种分段式磁阻式随机存取记忆体阵列,包括: 一第一字元线; 一第二字元线; 一第三字元线; 一第一位元线,跨越上述第一字元线、第二字元线 以及第三字元线; 一第二位元线,跨越上述第一字元线、第二字元线 以及第三字元线; 一第一二极体,包括一第一阴极以及耦接于上述第 一位元线之第一阳极; 一第二二极体,包括一第二阴极以及耦接于上述第 二位元线之第二阳极; 一第三二极体,包括一第三阳极以及耦接于上述第 一字元线之第三阴极; 一第四二极体,包括一第四阳极以及耦接于上述第 二字元线之第四阴极; 一第五二极体,包括一第五阳极以及耦接于上述第 三字元线之第五阴极; 一第一磁阻式记忆体,耦接于上述第一阴极以及上 述第三阳极之间,上述第一磁阻式记忆体包括: 一第一固定磁轴层; 一第一自由磁轴层;以及 一第一非磁性材料层,设置于上述第一固定磁轴层 以及第一自由磁轴层之间,其中,上述第一磁阻式 记忆体系设置于上述第一位元线以及第一字元线 之交叉点; 一第二磁阻式记忆体,耦接于上述第二阴极以及上 述第三阳极之间,上述第二磁阻式记忆体包括: 一第二固定磁轴层; 一第二自由磁轴层;以及 一第二非磁性材料层,设置于上述第二固定磁轴层 以及第二自由磁轴层之间,其中,上述第二磁阻式 记忆体系设置于上述第二位元线以及第一字元线 之交叉点; 一第三磁阻式记忆体,耦接于上述第一阴极以及上 述第四阳极之间,上述第三磁阻式记忆体包括: 一第三固定磁轴层; 一第三自由磁轴层;以及 一第三非磁性材料层,设置于上述第三固定磁轴层 以及第三自由磁轴层之间,其中,上述第三磁阻式 记忆体系设置于上述第一位元线以及第二字元线 之交叉点; 一第四磁阻式记忆体,耦接于上述第二阴极以及上 述第四阳极之间,上述第四磁阻式记忆体包括: 一第四固定磁轴层; 一第四自由磁轴层;以及 一第四非磁性材料层,设置于上述第四固定磁轴层 以及第四自由磁轴层之间,其中,上述第四磁阻式 记忆体系设置于上述第二位元线以及第二字元线 之交叉点; 一第五磁阻式记忆体,耦接于上述第一阴极以及上 述第五阳极之间,上述第五磁阻式记忆体包括: 一第五固定磁轴层; 一第五自由磁轴层;以及 一第五非磁性材料层,设置于上述第五固定磁轴层 以及第五自由磁轴层之间,其中,上述第五磁阻式 记忆体系设置于上述第一位元线以及第三字元线 之交叉点;以及 一第六磁阻式记忆体,耦接于上述第二阴极以及上 述第五阳极之间,上述第六磁阻式记忆体包括: 一第六固定磁轴层; 一第六自由磁轴层;以及 一第六非磁性材料层,设置于上述第六固定磁轴层 以及第六自由磁轴层之间,其中,上述第六磁阻式 记忆体系设置于上述第二位元线以及第三字元线 之交叉点。 7.一种分段式磁阻式随机存取记忆体阵列,包括: 一第一总导线以及一第二总导线,分别耦接于复数 第一导线以及复数第二导线; 复数第一开关以及第二开关,其中上述第一开关分 别耦接于上述第一总导线以及上述第二导线之一 者之间,而上述第二开关分别耦接于上述第二总导 线以及上述第一导线之一者之间;以及 复数磁阻式记忆体,各磁阻式记忆体系分别设置于 上述第一导线之一者跨越上述第二导线之一者之 位置,并耦接于位于对应之第二导线之第一开关以 及位于对应第一导线之第二开关之间; 其中至少二磁阻式记忆体组成阵列区块,各阵列区 块系以二极体分隔。 8.如申请专利范围第7项所述之分段式磁阻式随机 存取记忆体阵列,其中上述磁阻式记忆体包括一固 定磁轴层、一自由磁轴层以及设置于上述固定磁 轴层以及自由磁轴层之间之一非磁性材料层。 9.如申请专利范围第7项所述之分段式磁阻式随机 存取记忆体阵列,其中上述第一开关与第二开关之 总数量系与上述第一导线以及第二导线之总数量 相同。 10.如申请专利范围第7项所述之分段式磁阻式随机 存取记忆体阵列,其中上述磁阻式记忆体之数量为 上述第一导线以及第二导线数量之乘积。 图式简单说明: 第1A图系显示MRAM装置之MTJ记忆单元之架构图。 第1B图系显示第1A图之MTJ记忆单元之读取步骤。 第1C图系显示第1A图之MTJ记忆单元,于储存不同资 料时之磁轴方向之剖面图。 第2A图系显示第1A图所示之MRAM装置之MTJ记忆单元 阵列。 第2B图系显示第2A图所示之MTJ记忆单元阵列之写入 步骤。 第3图系显示一般MRAM之MTJ单元阵列结构。 第4图说明具有复数MTJ单元之阵列。 第5A图以及第5B图系说明第4图所述装置之感测以 及潜泄电流流经电阻性跨点阵列之等效电路之电 流路径。 第6图系显示根据本发明实施例所述之MRAM阵列。 第7图系说明说明3X2记忆阵列之阻抗计算结果。 第8图系说明说明3X3记忆阵列之阻抗计算结果。 第9图系显示根据本发明另一实施例所述之MRAM阵 列。 |
