高速低功耗串行通信数据接收接口架构

摘要

一种高速低功耗串行通信数据接收接口架构，摒弃了多路过采样及仲裁电路的设置，通过使用单路采样的异步与多时钟自动同步相结合的技术，由输入数据中提取原有的时钟频率信号CLK，对内容数据进行预采样；对预采样数据和系统时钟进行同步后，反馈调整时钟CLK1至单路采样模块，使对内容数据进行精确采样的结果与目标时钟CLK2完全同步，实现了时钟域异步与同步的结合，提高了效率。还在专用集成电路ASIC实现面积相似的情况下，使物理层（PHY）实现的功率消耗减低大于70%，超过了国际上现有实现架构所达的水平，减少了高速信号对ASIC芯片内部其他电路的干扰，降低芯片内部模块的布局与布线的要求，节约了能耗，也降低了生产成本。

主权项

一种高速低功耗串行通信数据接收接口架构，其特征在于，包含单路采样模块（30），分别与所述单路采样模块（30）连接的时钟数据恢复模块（20）、多时钟自动同步处理模块（40）；所述时钟数据恢复模块（20）接收输入数据，将其中的内容数据和时钟频率信号CLK分离开来，并分别输出至所述单路采样模块（30）；所述单路采样模块（30）根据时钟频率信号CLK对内容数据进行预采样处理，并将预采样数据输出至多时钟自动同步处理模块（40）进行同步处理；所述单路采样模块（30）还根据所述多时钟自动同步处理模块（40）反馈的一路调整时钟CLK1，对所述内容数据进行精确采样。