| 发明名称 | 半导体存储装置的数据对齐电路和方法 | ||
| 摘要 | 一种半导体存储装置的数据对齐电路，包括：数据选通时钟相位控制块，配置为响应于选通延迟码，控制数据选通时钟信号的相位，并产生延迟的选通时钟信号；多个数据相位控制块，配置为响应于数据延迟码，控制输入数据的相位，并产生延迟的数据；多个数据对齐块，配置为响应于所述延迟的选通时钟信号，锁存所述延迟的数据，并产生锁存的数据和对齐的数据；以及延迟码发生块，配置为执行确定所述锁存的数据的相位的操作，并产生所述选通延迟码和所述数据延迟码。 | ||
| 申请公布号 | CN101937704A | 申请公布日期 | 2011.01.05 |
| 申请号 | CN201010100881.6 | 申请日期 | 2010.01.26 |
| 申请人 | 海力士半导体有限公司 | 发明人 | 郑椿锡;朴起德;俞昌植;李将雨;金洪中 |
| 分类号 | G11C7/22(2006.01)I | 主分类号 | G11C7/22(2006.01)I |
| 代理机构 | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人 | 郭放;黄启行 |
| 主权项 | 一种半导体存储装置的数据对齐电路，包括：数据选通时钟相位控制块，配置为响应于选通延迟码，控制数据选通时钟信号的相位，并产生延迟的选通时钟信号；多个数据相位控制块，配置为响应于各个数据延迟码，控制各个输入数据的相位，并产生各个延迟的数据；多个数据对齐块，配置为响应于所述延迟的选通时钟信号，锁存所述各个延迟的数据，并产生各个锁存的数据和对齐的数据；以及延迟码发生块，配置为确定所述锁存的数据的相位，并产生所述选通延迟码和所述数据延迟码。 | ||
| 地址 | 韩国京畿道 | ||