| 主权项 |
一种用以合并来自记忆体模组之本地资料的积体电路，其包含：具有一或多个线道之一串列输入/输出介面，各线道均包括有：一第一并列进串列出(PISO)移位暂存器，其具有耦接至一本地资料汇流排之一并列输入、耦接至一第一时钟信号之一时钟输入、耦接至一载入信号之一载入/移位反相输入，该第一PISO移位暂存器系用来将该本地资料汇流排上的并列资料串列化成一第一串列输出上的串列化本地资料；一第一多工器，其具有耦接至该第一串列输出之一第一资料输入、用以接收馈通资料之一第二资料输入、耦接至一本地资料选择信号之一选择输入，该第一多工器系用来响应于该本地资料选择信号而将该串列化本地资料和该馈通资料选择性合并成为一多工化输出上的一串列资料串流；以及一发送器，其具有耦接至该多工化输出以接收该串列资料串流之一输入，该发送器系用来将该串列资料串流驱动到一串列资料链路上；其中各线道另包括有：一第二多工器，其具有用以接收再度同步化资料的一第一资料输入、用以接收再度取样资料的一第二资料输入、耦接至一本地时钟模式信号的一选择输入，该第二多工器系用来响应于该本地时钟模式信号而选择该再度取样资料或该再度同步化资料作为该馈通资料。如申请专利范围第1项之积体电路，其中：该馈通资料为2位元宽，该第一PISO移位暂存器之该并列输入为至少6位元宽，而该第一PISO移位暂存器之该串列输出为2位元宽，该第一多工器为一个2位元汇流排多工器，且于该多工化输出上之该串列资料串流为2位元宽，并且该发送器接收该2位元串列资料串流，并将该2位元串列资料串流串列化到该串列资料链路上而成为一单一位元串列资料串流。如申请专利范围第1项之积体电路，其中：各线道更包括有：耦接至该第一多工器和该第一PISO移位暂存器之控制逻辑装置，该控制逻辑装置系用来接收该第一时钟信号和一合并致能信号，该控制逻辑装置系用来响应于该合并致能信号和该第一时钟信号而产生该本地资料选择信号，以将该串列化本地资料和该馈通资料合并成为该串列资料串流。如申请专利范围第3之积体电路，其中：该控制逻辑装置具有合并控制逻辑装置，该合并控制逻辑装置包括有：一第二多工器，其具有耦接至该合并致能信号之一第一资料输入、和耦接至该载入信号之一选择输入，耦接至该第二多工器之一D型正反器，该D型正反器具有耦接至该第二多工器之一输出的一资料输入、和耦接至该第一时钟信号之一时钟输入、以及耦接至该第一多工器之该选择输入和该第二多工器之一第二资料输入的一资料输出，该D型正反器系用来响应于该载入信号和该第一时钟信号而暂存该合并致能信号，以将该本地资料选择信号产生在该资料输出上，并且其中该第二多工器系用来响应于该载入信号的一反相信号，而将该本地资料选择信号再度循环送入该D型正反器的该资料输入。如申请专利范围第1项之积体电路，其中：该第一PISO移位暂存器之该并列输入耦接至该本地资料汇流排之半数位元，且各线道更包括有：一第二并列进串列出(PISO)移位暂存器，其具有耦接至该本地资料汇流排之另半数位元的一并列输入、耦接至该第一时钟信号之一时钟输入、耦接至该载入信号之一载入/移位反相输入、耦接至该第一PISO移位暂存器之一串列输入的一第二串列输出，该第二PISO移位暂存器系用来将该本地资料汇流排的该等另半数位元上之并列资料串列化成该第二串列输出上的串列化本地资料，而耦接至该第一PISO移位暂存器的该串列输入。如申请专利范围第5项之积体电路，其中：各线道均更包括有：耦接于该本地汇流排与该第一PISO移位暂存器间的一汇流排多工器，该汇流排多工器具有耦接至该本地资料汇流排之该等半数位元的一第一资料输入、耦接至该本地资料汇流排的该等另半数位元之一第二资料输入、耦接至该第一PISO移位暂存器之该并列输入之一多工化输出、以及耦接至一资料汇流排选择信号之一选择输入，该汇流排多工器系用来响应于该资料汇流排选择信号而选择性地将该本地资料汇流排之该等半数位元或该本地资料汇流排之该等另半数位元耦接入该第一PISO移位暂存器之该并列输入。如申请专利范围第6项之积体电路，其中：各线道更包括有：耦接至该多工器和该第一PISO移位暂存器之控制逻辑装置，该控制逻辑装置系用来接收该第一时钟信号、一模式选择信号、及一合并致能信号，该控制逻辑装置系用来响应于该合并致能信号和该第一时钟信号而产生该本地资料选择信号，以将该串列化本地资料与该馈通资料合并成该串列资料串流，该控制逻辑装置另响应于该模式选择信号而产生该资料汇流排选择信号。如申请专利范围第7项之积体电路，其中：该载入信号为耦接入该第二PISO移位暂存器之该载入/移位反相输入的一早期载入脉波信号，并且该控制逻辑装置具有合并控制逻辑装置，该合并控制逻辑装置包括有：一第二多工器，其具有耦接至该合并致能信号之一第一资料输入、以及耦接至该早期载入脉波信号之一选择输入，耦接至该第二多工器之一第一D型正反器，该第一D型正反器具有耦接至该第二多工器之一输出的一资料输入、和耦接至该第一时钟信号的一时钟输入、及耦接至该第一多工器之该选择输入和该第二多工器之一第二资料输入的一资料输出，该第一D型正反器系用来响应于该早期载入脉波信号和该第一时钟信号而暂存该合并致能信号，以将该本地资料选择信号产生在该资料输出上，并且其中该第二多工器系用来响应于处于一逻辑低位状态之该早期载入脉波信号而将该本地资料选择信号再度循环入该第一D型正反器之该资料输入，及响应于处于一逻辑高位状态之该早期载入脉波信号而将该合并致能信号耦接入该第一D型正反器；该控制逻辑装置另具有模式控制逻辑装置，该模式控制逻辑装置包括有：一第三多工器，其具有耦接至该早期载入脉波信号之一第一资料输入，耦接至该第三多工器之一第二D型正反器，该第二D型正反器具有耦接至该第三多工器之一输出的一资料输入、耦接至该第一时钟信号的一时钟输入、耦接至一反相汇流排模式信号的一清除输入、及耦接至该汇流排多工器之该选择输入和该第三多工器之一第二资料输入的一资料输出，该第二D型正反器系用来响应于该反相汇流排模式信号、该早期载入脉波信号、及该第一时钟信号而将该资料汇流排选择信号产生在该资料输出上，一或(OR)闸，其具有耦接至该早期载入脉波信号的一第一输入和耦接至一晚期载入脉波信号的一第二输入，该或闸系用来对该早期载入脉波信号和该晚期载入脉波信号进行逻辑或运算，一及(AND)闸，其具有耦接至该或闸之一输出的一第一输入、耦接至一汇流排模式信号的一第二输入、耦接至该第三多工器之一选择输入的一输出，一反相器，其具有耦接至该汇流排模式信号的一输入和耦接至该第二D型正反器之该清除输入的一输出，该反相器系用来响应于该汇流排模式信号而产生该反相汇流排模式信号，一第四多工器，其具有耦接至该早期载入脉波信号的一第一资料输入、耦接至该或闸之该输出的一第二资料输入、耦接至该汇流排模式信号的一控制输入、及耦接至该第一PISO移位暂存器之该载入/移位反相输入的一多工化输出，其中该第三多工器系用来响应于该反相汇流排模式信号而将该资料汇流排选择信号再度循环入该第二D型正反器之该资料输入，并且其中该第四多工器系用来选择性地将该早期载入脉波信号或是该早期载入脉波信号和该晚期载入脉波信号二者耦接入该第一PISO移位暂存器之该载入/移位反相输入。如申请专利范围第8项之积体电路，其中：该积体电路为一缓冲器积体电路，该本地汇流排为12位元宽，并且于各线道中之该汇流排多工器响应于该资料汇流排选择信号，而选择性地将该本地汇流排低部的6个位元耦接入该第一PISO移位暂存器及将该本地汇流排之高部的6个位元耦接入该第一PISO移位暂存器。一种用于记忆体模组之方法，其包含下列步骤：接收一输入串列资料串流，其表示分散于闲置资料讯框间之数个馈通资料讯框；响应于一合并致能信号，将本地资料讯框与该等馈通资料讯框一起合并成为一输出串列资料串流，而不将该输入串列资料串流解码；以及于一北行资料输出上将该输出串列资料串流发送至下一个记忆体模组或一记忆体控制器，其中该等本地资料讯框系藉由置换该输入串列资料串流中的闲置资料讯框而被合并入该输出串列资料串流中。如申请专利范围第10项之方法，其中：接收该输入串列资料串流之步骤包括下列步骤：取样该输入串列资料串流中之资料位元。如申请专利范围第10项之方法，其中：接收该输入串列资料串流之步骤包括下列步骤：将该输入串列资料串流中之资料位元再度同步化。如申请专利范围第10项之方法，其中：合并该等本地资料讯框与该等馈通资料讯框之步骤包括下列步骤：将该等本地资料讯框之并列位元串列化成串列资料位元，以及响应于该合并致能信号，而将该等本地资料讯框之该等串列资料位元与该等馈通资料讯框的串列位元多工化成为该输出串列资料串流的串列位元。如申请专利范围第10项之方法，其中：响应于一汇流排模式信号，一本地资料讯框选择性地以6位元或12位元封包透过一本地汇流排被并列地接收。一种用以合并来自记忆体模组之本地资料的系统，其包含：用来执行指令和处理资料之一处理器；耦接至该处理器之一记忆体控制器，该记忆体控制器系用来接收带有来自于该处理器之写入资料的写入记忆体指令，并系用来接收来自于该处理器的读取记忆体指令，及供应读取资料给该处理器；耦接至该记忆体控制器之至少一记忆体排组，该至少一记忆体排组包括一或多个记忆体模组，该一或多个记忆体模组各包括有：一缓冲器积体电路，以及至少一个记忆体积体电路；并且其中该缓冲器积体电路包括有：一南行串列输入/输出介面，其具有用来接收来自该记忆体控制器之该写入资料的一或多个串列线道，以及一北行串列输入/输出介面，其具有一北行串列输入和一北行串列输出之一或多个串列线道，该北行串列输入/输出介面系用来将该读取资料发送至该记忆体控制器，该北行串列输入/输出介面针对各串列线道包括有：一并列对串列转换器，其具有耦接至一本地资料汇流排之并列位元的一并列输入、耦接至一第一时钟信号的一时钟输入、耦接至一载入信号的一载入/移位反相输入，该并列对串列转换器系用来将该本地资料汇流排上的该等并列资料位元串列化成一第一串列输出上的串列化本地资料，以及一第一多工器，其具有耦接至该并列对串列转换器之该串列输出的一第一资料输入、用来接收来自于该北行串列输入之串列馈通资料的一第二资料输入、及耦接至一本地资料选择信号的一选择输入，该多工器系用来响应于该本地资料选择信号而选择性地将该串列化本地资料和该串列化馈通资料合并成为该北行串列输出上的一串列资料串流，其中：该北行串列输入/输出介面之各串列线道另包括有：一第二多工器，其具有用以接收再度同步化串列资料的一第一资料输入、用以接收再度取样串列资料的一第二资料输入、耦接至一本地时钟模式信号的一选择输入，该第二多工器系用来响应于该本地时钟模式信号而选择该再度取样串列资料或该再度同步化串列资料作为该串列馈通资料。如申请专利范围第15项之系统，其中：该北行串列输入/输出介面之各串列线道更包括有：一发送器，其具有耦接至该第一多工器之该多工化输出以接收该串列资料串流之一输入，该发送器系用来驱动该串列资料串流朝向该记忆体控制器至该北行串列资料输出上。如申请专利范围第15项之系统，其中：该记忆体控制器针对各记忆体排组包括有：一北行串列输入介面，用以接收来自于该一或多个记忆体模组之一或多个串列资料线道，以及一南行串列输出介面，用以将一或多个串列资料线道发送至该一或多个记忆体模组。如申请专利范围第15项之系统，其中：该北行串列输入/输出介面之各串列线道更包括有：耦接至该多工器和该第一并列对串列转换器之控制逻辑装置，该控制逻辑装置系用来接收该第一时钟信号和一合并致能信号，该控制逻辑装置系用来响应于该合并致能信号和该第一时钟信号而产生该本地资料选择信号，以将该串列化本地资料和该串列馈通资料合并成为该串列资料串流。一种缓冲式记忆体模组，其包含：具有一边缘连接部之一印刷电路板；耦接至该印刷电路板之多个记忆体积体电路；以及耦接至该印刷电路板之一缓冲器积体电路，该缓冲器积体电路另电气耦接至该等多个记忆体积体电路和该边缘连接部，该缓冲器积体电路具有一南行输入/输出介面和一北行输入/输出介面，该北行输入/输出介面包括有资料合并逻辑装置，该资料合并逻辑装置具有用于多个串列资料串流线道的多个合并逻辑截割部，各个合并逻辑截割部包括：一第一并列进串列出(PISO)移位暂存器，其具有耦接至一本地资料汇流排之一并列输入、耦接至一第一时钟信号之一时钟输入、耦接至一第一载入信号之一载入/移位反相输入，该第一PISO移位暂存器系用来将该本地资料汇流排上的并列资料串列化成一第一串列输出上的串列化本地资料；以及一第一多工器，其具有耦接至该第一PISO移位暂存器之该第一串列输出的一第一资料输入、用来接收串列化馈通资料的一第二资料输入、耦接至一本地资料选择信号的一选择输入，该第一多工器系用来响应于该本地资料选择信号而选择性地将该串列化本地资料和该串列化馈通资料合并成为一多工化输出上之一串列资料串流，其中：该北行输入/输出介面另包括有：多个发送器，其各具有耦接至各个合并逻辑截割部中之该第一多工器之一相对应输出的一输入，该等多个发送器系用来接收该串列资料串流并将该串列资料串流驱动到一串列资料链路上。如申请专利范围第19项之缓冲式记忆体模组，其中：各个合并逻辑截割部更包括有：一第二多工器，其具有用以接收再度同步化串列资料的一第一资料输入、用以接收再度取样串列资料的一第二资料输入、耦接至一本地时钟模式信号的一选择输入，该第二多工器系用来响应于该本地时钟模式信号而选择该再度取样串列资料或该再度同步化串列资料作为该串列化馈通资料。如申请专利范围第20项之缓冲式记忆体模组，其中：各个合并逻辑截割部更包括：耦接至该第一多工器和该第一PISO移位暂存器之控制逻辑装置，该控制逻辑装置系用来接收该第一时钟信号和一合并致能信号，该控制逻辑装置系用来响应于该合并致能信号和该第一时钟信号而产生该本地资料选择信号，以将该串列化本地资料和该串列化馈通资料合并到该串列资料串流中。一种用以合并来自记忆体模组之本地资料的记忆体系统，其包含：多个缓冲式记忆体模组，其被菊型链接在一起，以形成一记忆体排组，各个缓冲式记忆体模组皆包括有：多个记忆体积体电路；以及耦接至该等多个记忆体积体电路的一缓冲器积体电路，该缓冲器积体电路包括有：一南行输入/输出串列介面，用以接收和转发来自于一记忆体控制器或一先前缓冲式记忆体模组之南行串列资料至下一个缓冲式记忆体模组，一北行输入/输出串列介面，用以将来自于至少一个缓冲式记忆体模组之北行串列资料作为串列化馈通资料而接收，并将该北行串列资料朝向该记忆体控制器转发，该北行输入/输出串列介面系用来将来自于该等多个记忆体积体电路之本地资料串列化并将该本地资料与该串列化馈通资料合并成为一北行串列资料串流而不将所接收之该北行串列资料解码，该北行输入/输出串列介面另系用来朝向该记忆体控制器发送包括有该串列化馈通资料和该串列化本地资料的该北行串列资料串流，耦接至该南行输入/输出串列介面的一写入资料先进先出(FIFO)缓冲器，该写入资料FIFO缓冲器系用来储存来自于该南行输入/输出串列介面而由一写入命令定址于该缓冲式记忆体模组的写入资料，耦接至该等多个记忆体积体电路和该写入资料FIFO缓冲器的一记忆体输入/输出介面，该记忆体输入/输出介面系用来将储存于该写入资料FIFO缓冲器内之写入资料传送入该等多个记忆体积体电路中之至少一者，耦接至该北行输入/输出串列介面和该记忆体输入/输出介面的一读取资料FIFO缓冲器，该读取资料FIFO缓冲器系用来将来自于该等多个记忆体积体电路中之至少一者的读取资料作为由一读取命令从该缓冲式记忆体模组所定址之该本地资料而储存，并且其中该记忆体输入/输出介面系用来将来自于该等多个记忆体积体电路中之该至少一者的读取资料传送入该读取资料FIFO缓冲器，并且其中该记忆体控制器耦接至该等多个缓冲式记忆体模组中之至少一者，该记忆体控制器包括：一南行输出串列介面，用以将该南行串列资料串流发送至该等多个缓冲式记忆体模组中之该至少一者。如申请专利范围第22项之记忆体系统，其更包含：一北行输入串列介面，用以接收来自于该等多个缓冲式记忆体模组中之该至少一者的该北行串列资料串流。如申请专利范围第22项之记忆体系统，其中：该缓冲器积体电路之该北行输入/输出串列介面包括有：一第三FIFO缓冲器，耦接至该第三FIFO缓冲器之资料合并逻辑装置，该资料合并逻辑装置具有多个合并逻辑截割部，该等合并逻辑截割部各包括有：一第一并列进串列出(PISO)移位暂存器，其具有耦接至一本地资料汇流排之一并列输入、耦接至一第一时钟信号之一时钟输入、耦接至一第一载入信号之一载入/移位反相输入，该第一PISO移位暂存器系用来将该本地资料汇流排上的并列资料串列化成一第一串列输出上的串列化本地资料；以及一第一多工器，其具有耦接至该第一PISO移位暂存器之该第一串列输出的一第一资料输入、用来接收串列化馈通资料的一第二资料输入、耦接至一本地资料选择信号的一选择输入，该第一多工器系用来响应于该本地资料选择信号而选择性地将该串列化本地资料和该串列化馈通资料合并成为一多工化输出上之一串列资料串流，以及，耦接至该资料合并逻辑装置之多个发送器，该等多个发送器各具有耦接至各合并逻辑截割部中之该第一多工器之一相对应输出的一输入，该等多个发送器系用来接收该串列资料串流并将该串列资料串流驱动至一串列资料链路上。如申请专利范围第24项之记忆体系统，其中：该资料合并逻辑装置之各合并逻辑截割部更包括有：一第二多工器，其具有用以接收再度同步化串列资料的一第一资料输入、用以接收再度取样串列资料的一第二资料输入、耦接至一本地时钟模式信号的一选择输入，该第二多工器系用来响应于该本地时钟模式信号而选择该再度取样串列资料或该再度同步化串列资料作为该串列化馈通资料。如申请专利范围第24项之记忆体系统，其中：该资料合并逻辑装置之各合并逻辑截割部更包括有：耦接至该第一多工器和该第一PISO移位暂存器之控制逻辑装置，该控制逻辑装置系用来接收该第一时钟信号和一合并致能信号，该控制逻辑装置系用来响应于该合并致能信号和该第一时钟信号而产生该本地资料选择信号，以将该串列化本地资料和该串列化馈通资料合并成为该串列资料串流。 |
